实验二四位加法计数器设计

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1、实验二设计含异步清零和同步时钟使能的加法计数器(1)实验目的：熟悉QUARTUSⅡ的VerilogHDL文本设计流程全过程，学习简单时序逻辑电路的设计、仿真和硬件测试。(2)实验原理：实验程序(cnt4b.v)（3）实验内容1：在QUARTUSII上对(cnt4b.v)中的计数器进行编辑、编译、综合、适配、仿真。给出其时序仿真波形。设计要求：１异步复位，即复位端有效，则计数器输出０；２时钟信号上升沿有效，且计数器使能端有效，计数器加１输出；３设计为１６进制计数器，即计数值为Ｆ则又回０，进位输出１；4位加法器（加1器）多路选择器4位锁存器含计数使能、异步复位和计数值并行预置

2、功能4位加法计数器【CNT4B】modulecnt4b(clk,rst,en,cq,cout);inputclk;inputrst;inputen;output[3:0]cq;outputcout;reg[3:0]cq;regcout;reg[3:0]cqi;always@(posedgeclk)beginif(rst==1'b1)begincqi=4'b0000;endelsebeginif(en==1'b1)beginif(cqi<15)begincqi=cqi+1;endelsebegincqi={4{1'b0}};endendendif(cqi==15)begin

3、cout<=1'b1;endelsebegincout<=1'b0;endcq<=cqi;endendmodule（4）实验内容2：引脚锁定以及硬件下载测试若目标器件是EPM7128SLC84-15，建议选实验电路模式5，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock0，通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。（6）实验报告：将实验原理、设计过程、编译仿真波形和分析结果、

4、硬件测试实验结果写进实验报告。实验仿真波形图选择模式5选择Clock0作时钟输入频率选择4Hz定义键1控制清0定义键2控制使能定义数码管1显示4位计数输出定义LED1显示进位其余作默认设置