常用时序逻辑功能器件

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1、6.5、常用时序逻辑功能器件本章介绍两种主要的时序逻辑功能器件－－计数器、寄存器。计数器：累计脉冲个数，并可用于分频、定时、产生节拍脉冲信号等。寄存器：能存储二进制数码信息，实现数码的寄存、移位、传输等操作。6.5.1、计数器分类：按时钟脉冲的输入方式：同步计数器和异步计数器。按进位体制：二进制计数器和非二进制计数器。按计数过程中数的增长趋势：加计数、减计数和可逆计数。一、二进制计数器由n个触发器可组成n位二进制计数器，计数模数为2n，计数范围为0~2n-1。000Q2Q1Q0001010011100101110111状态转换图：二进制计数器的状态变迁：根据状态变迁图可知：每来一个脉冲

2、最低位的状态翻转一次；而最低位的状态从1变为0，导致次低位的状态翻转；同样次低位的状态从1变为0，导致次高位的状态翻转；次高位的状态从1变为0，导致最高位的状态翻转。1、二进制异步计数器（1）、二进制异步加计数器②、电路工作原理1D　　RC1FF0Q0Q01D　　RC1FF0Q1Q11D　　RC1FF0Q2Q2计数脉冲CP清零脉冲CR根据D触发器的特性方程：Qn+1＝D（上升沿触发）。①、电路结构特征：每个触发器都接成计数器的形式，低位的状态变迁信号作为相邻高位的触发脉冲信号。由于D触发器是上升沿触发，所以从Q端取状态变迁信号。1D　　RC1FF0Q0Q01D　　RC1FF1Q1Q11

3、D　　RC1FF2Q2Q2计数脉冲CP清零脉冲CR根据电路图和状态转换图得时序图：CPQ0Q1Q21td2td3td从时序图可知：Q0、Q1、Q2的周期分别是计数脉冲周期的2倍、4倍、8倍。即Q0、Q1、Q2分别对CP脉冲进行二分频，四分频，八分频。因此计数器也可以作分频器。若脉冲信号的频率一定，则周期一定（设为T秒），则计n个脉冲可达到定时nT秒目的。＊作节拍信号产生器：如每隔3个CP脉冲产生一个节拍脉冲信号。＊作定时器：＊作分频器：问题：用J－K触发器怎么构成二进制异步计数器？（2）、二进制异步减计数器000Q2Q1Q0111110101100011010001状态转换图：1D　　

4、RC1FF0Q0Q01D　　RC1FF1Q1Q11D　　RC1FF2Q2Q2计数脉冲CP清零脉冲CR小结＊n位异步二进制计数器由n个处于计数状态的触发器组成(对于D触发器Di=Qi,对于J-K触发器使J＝K＝1）。各触发器的连接方式由触发器的触发信号类型及加、减计数方式决定。＊二进制异步计数器的高位触发器的状态翻转必须在低位产生进位信号或借位信号之后才能实现。因此称为串行计数器。其计数速度较低。2、二进制同步计数器电路结构特点：各触发器的CP脉冲端连接在一起。当计数脉冲到来后，应该翻转的触发器同时翻转。这种计数器称为并行计数器。（1）、二进制同步加计数器a、电路结构：b、电路工作原理：

5、J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0000Q2Q1Q0001010011100101110111状态转换图：110111+1111000&&RC1&&RC1&&RC1&&RC1CPCR‘1’FF0FF1FF2FF3Q0Q1Q2Q31K　　　1J1K　　　1J1K　　　1J1K　　　1Jc、时序图1tdCPQ0Q1Q3Q4根据时序图可知：每个触发器的延时均为1td。因此同步计数器的工作速度比异步计数器的工作速度快。同理若使：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0则构成同步减1计数器。（2）、二进制同步可逆计数器设置

6、一个控制端X，当X为0时作减计数器，当X为1时作加计数器。J0＝K0＝1J1＝K1＝XQ0＋XQ0J2＝K2＝XQ1Q0＋XQ1Q0J3＝K3＝XQ2Q1Q0＋XQ2Q1Q0R1KC11JR1KC11JR1KC11JR1KC11J&≥1&≥1&≥1FF3FF2FF1FF01‘1’XCPCRQ3Q2Q1Q0二、非二进制计数器不是按二进制计数规则计数的计数器，最常用的是十进制计数器。下面从设计的角度介绍8421码十进制同步加计数器：（1）、状态图、0000Q3Q2Q1Q00001001000110100010101100111十进制计数器状态转换图：10001001（2）、状态表及驱动表计

7、数脉冲CP的顺序现态次态驱动信号D3D2D1D00000000010001100010010001020010001100113001101000100401000101010150101011001106011001110111701111000100081000100110019100100000000其它××××××××××××（3）、求驱动方程01010101××××00××D310011001××××10××D300000010×××