逻辑分析仪设计

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1、1•逻辑分析仪模块划分逻辑分析仪主要包括数据捕获和数据显示两人部分逻辑分析仪原理结构采样模块基本框图显示模块基本框图2•端口信号定义信号名定义来源方向clockl时钟信号50MHz50MHz时钟频率振荡器输入clock2时钟信号27MHz27MHz时钟频率振荡器输入reset_n复位信号，低电平冇效按键输入clearn采样清楚信号，低电平有效输入start启动按键输入f_sel[3:0]采样频率/周期选择信号拨码开关输入modelsei[1:0]采样模式选择信号输入channel1通道一输入信号信号发生器输入channel2通道二输入信号输入channel_3通道三输入信号输入channel_

2、4通道四输入信号输入trig_mod_sel[3:0]4路信号触发通道，配置上升沿或下降沿触发拨码开关输入trig_mod_all控制触发通道工作模式：0：选择单独触发，1：4路触发通道组成一个触发条件，同时控制4路信号输入通道拨码开关输入trig_word[3:0]设置触发字拨码开关输入red_sig[7:0]VGA红色信号输出greensig[7:0]VGA绿色信号输出blue_sig[7:0]VGA蓝色信号输出vga_syncVGA同步信号输出vga_blankVGA消隐信号VGA输出vga_clkVGA时钟信号25.2MHz输出vsync_sig行同步信号输出hsyncsig列同步信号

3、输出表1顶层模块端口信号定义1.f_sel[3:0]:选择100MHz、50MHz、10MHz、2MHz、1MHz、500KHz、200KIlz、lOOKHz、lOKIIz九个采样时钟频率。2.modelsei[1:0]：选择Modi、Mod2、Mod3三种采样模式。3.trig_mod_all：设置触发通道工作模式。trig_mod_all=l：4路触发通道组成一个触发条件，同时控制4路信号输入通道，由触发字产牛触发信号。trig_mod_all_out=0：选择单独触发，各路通道选择上升沿或下降沿进行触发。4.trig_word[3:0]:设置触发字序列发字。如：10105.trig_mo

4、d_sel[3:0]:设置4路信号触发通道上升沿还是下降沿触发。3•各模块逻辑功能实现rstn顶层模块基本框图顶层下来我们分三个模块1.系统模块system包括PLL输出（必须用PLL是因为我们的输入吋钟50MHz,需要4倍频才能得到采样时钟100MHz,还有VGA的时序用需要25.2MHz,用输入时钟为27MHz的PLL來产牛，那么这两个时钟都需要从PLL里输出）和系统复位信号的产主。2.信号采集模块sample这个模块处理和信号采集、触发模式设置、采样模式、采样频率设置等等相关的设计。3.VGA显示模块vga：这个模块完成VGA显示驱动以及采样波形、逻辑分析仪背景图片、菜单指示的输出显示等

5、相关设计。1.系统模块system逻辑功能实现信号名定义方向clockl时钟信号50MIIz,产生9种采样频率输入clock2时钟信号27MHz,产生25.2MHz的vga显示频率输入resetn复位信号，低电平有效输入f_sel[3:0]采样频率/周期选择信号输入clk_sample输出采样频率输出clk_display输出vga显示频率输出rst_n通道三输入信号输出clock2Lsel[3:0]clock1clk_samplcPLL2系统模块基本框图clk_display系统模块端口定义包括两个PLL模块和一个分频模块和一个9选一选择模块mux1.PLL_1:输入时钟50MHz,输出釆样

6、时钟100MHZ、50MHz和10MHz高频率时钟。2.分频模块：内部分频产生釆样时钟2MHz、lMHz、500KHz、200KHZ、lOOKHz.lOKIIz的低频釆样时钟。3.PLL_2：输入时钟27MHz输出时钟25.2MHz提供VGA的时序,输(11clk_displayo4.选择模块mux：通过设置f_sel[3:0]来选择9种采样时钟,输出clksample5.采样频率/周期可设置，由f_sel[3:0]控制。频率/Hz1OOM50M10M2MIM500K200K100K10K周期10ns20ns40ns100ns500nslus2us5uslOOus2•信号采集模块sample逻

7、辑功能实现信号名定义方向clksample采样时钟输入rst_n复位信号，低电平冇效输入clear_n采样清除信号，低电平有效输入start启动按键输入model_sel[1:0]采样模式选择信号输入charmcl_l通道一输入信号输入channel_2通道二输入信号输入channel_3通道-^俞入信号输入channel_4通道四输入信号输入trigmodsei[3:0]4路信号触发通道，配置上