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《2015数字逻辑复习题》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、数字逻辑复习提要一、选择题1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为(A)A.8B.82C.28D.162.如果编码0100表示十进制数4，则此码不可能是(B)A.8421BCD码B.5211BCD码C.2421BCD码D.余3循环码3.构成移位寄存器不能采用的触发器为(D)A.R-S型B.J-K型C.主从型D.同步型5.以下PLD中，与、或阵列均可编程的是(C)器件。A.PROMB.PALC.PLAD.GAL6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=A。A．
2、B．C．D．7．组合电路是指B组合而成的电路。A．触发器B．门电路C．计数器D．寄存器8．电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为A。A．A=0，B=0B．A=1，B=1C．A=0，B=1D．A=1，B=09．一位十进制计数器至少需要4个触发器。A．3B．4C．5D．1010．n个触发器构成的扭环计数器中，无效状态有D个。A．nB．2nC．2n-1D．2n-2n11．GAL器件的与阵列，或阵列D。A．固定，可编程B．可编程，可编程C．固定，固定D．可编程，固定12．下列器件中是C现场片。A．触发器B．计数器C．
3、EPROMD．加法器13．IspLSI器件中，缩写字母GLB是指B。A．全局布线区B．通用逻辑块C．输出布线区D．I/O单元14．在下列逻辑部件中，不属于组合逻辑部件的是D。A．译码器B．编码器C．全加器D．寄存器15．八路数据选择器，其地址输入端(选择控制段)有C个。A．8B．2C．3D．416．为将D触发器转换为T触发器，下图所示电路虚线框内应是。A．或非门B．与非门C．异或门D．同或门17．用n个触发器构成计数器，可得到最大计数摸是B。A．nB．2nC．2nD．2n-118．F(A,B,C)=∑m(0,1,2,3,4,5,6)，则F
4、=（C）(A)ABC(B)A+B+C(C)(D)19．或非门构成的基本RS触发器，输入端SR的约束条件是（A）(A)SR=0(B)SR=1(C)(D)21．在CP作用下，欲使D触发器具有Qn+1=的功能，其D端应接（D）(A)1(B)0(C)(D)22．比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（C）。(A)(B)(C)(D)23.下列电路中属于数字电路的是（ D）。A.差动放大电路 B.集成运放电路C.RC振荡电路 D.逻辑运算电路24.表示
5、任意两位十进制数，需要（ B ）位二进制数。A.6 B.7C.8 D.925.n个变量可以构成（ C）个最大项或最小项。A.n B.2nC.2n D.2n-126.下列触发器中，没有约束条件的是（ C ）。A.主从R-S触发器 B.基本R-S触发器C.主从J-K触发器 D.以上均有约束条件27.组合逻辑电路中的险象是由于（C）引起的。A.电路未达到最简 B.电
6、路有多个输出C.电路中的时延 D.逻辑门类型不同23.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ D ）。A.状态数目更多 B.状态数目更少C.触发器更多 D.触发器一定更少 24.用0011表示十进制数2，则此码为(D)。A.余3码 B.5421码C.余3循环码 D.格雷码31.函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与
7、或表达式F=(A)。A．B．C．D．32.组合电路是指(B)组合而成的电路。A．触发器B．门电路C．计数器D．寄存器33.八路数据分配器，其地址输入（选择控制）端有(C)个。A．1B．2C．3D．834.555定时器构成的单稳态触发器输出脉宽tw为。A.1.3RCB.1.1RCC.0.7RCD.RC35.下列触发器中，没有约束条件的是（ C ）。A.主从R-S触发器 B.基本R-S触发器C.主从J-K触发器 D.以上均有约束条件32.实现两个四位二进制数相乘的组合电路，应有（ B）个输出
8、函数。A.4 B.8C.10 D.1233.组合逻辑电路中的险象是由于（ C）引起的。A.电路未达到最简 B.电路
