可编程逻辑器件 EDA 复习试卷

《可编程逻辑器件 EDA 复习试卷》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、一、概念1、写出CPLD、FPGA、JTAG的英文全称。2、有人认为CPLD中有程序存储器，当程序下载时，原程序是存放在其中的，这种说法对吗？若你认为不对，请修正。3、我们实验用的大规模可编程芯片是FPGA对吗？若你认为不对，请修正。4、图标ab的功能分别是：ab5、IFTHEN语句是（）类型语句，casewhen语句是（）类型语句，withselect语句是（）类型语句。6、简述端口模式OUT和BUFFER的区别，什么情况下用BUFFER？7、信号赋值和变量赋值有什么区别?8、“ENTITY”和“ARCHITECTURE”分别称为()和(),它们分别描述的是()和()。6

2、、一个完整的VHDL程序，一般有（）、（）和（）组成。10、简述一下配置语句的作用。11、JTAG是()技术，用于对大规模集成电路芯片进行（）。12、MAX+PLUSII软件只适合于对ALTERA公司的产品进行仿真，这种说法对吗？为什么？13、图标ab的功能分别是，a：b：14、进程中,语句B<=C，和D:=A分别表达什么含义?两者有什么区别?15、语句：TYPEm_stateIS(st0,st1,st2,st3,st4,st5)；SIGNALpresent_state,next_state:m_state；分别是什么语句？在此，描述的是什么含义？13、一个完整的VHDL程

3、序，一般有（）、（）和（）组成。17、component<实体名>port(<端口信息>);endcomponent;这些描述什么？。一、试写出图1器件的实体描述。y[0~6]d[0~3]clkldclr图1二、分析下例程序，若有语法错误请排除，正确的语句写在右边，给出设计的结果。程序1…ARCHITECTUREbehaveOFaaISBEGINIF(CLK'EVENTANDCLK='0')THENQ<=NOTDENDIF;ENDbehave;程序2（6分）…LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXXISPORT(A,B:

4、INSTD_LOGIC;C,D:OUTSTD_LOGIC)ENDXX;ARCHITECTUREXXOFbehaveISBEGIND:=(AORB)AND(ANANDB);C:=NOT(ANANDB);ENDbehave;程序3…architecturebehaveofaaaisSIGNALabc，cso：STD_LOGIC_VECTOR(1TO0);BEGINAbc<=a&b;c<=cso(1);d<=cso(0);Process(abc)CaseabcisWhen“00”=>cso:=“00”;When“01”=>cso:=“01”;When“10”=>cso:=“01”

5、;When“11”=>cso:=“10”;Endprocess;Endbehave;2、某器件结构体描述如下（1）试判定器件功能；（2）试用行为描述对结构体改写。…ARCHITECTUREarchAAOFAAISbeginPROCESS(s,a0,a1,a2,a3)beginifs="00"theny<=a0;elsifs="01"theny<=a1;elsifs="10"theny<=a2;elsey<=a3;endifendprocess;endarchAA;一、分析下例程序，写出语句注释，给出设计结果。程序1LIBRARYieee;USEieee.std_logic_

6、1164.all;ENTITYcompISPORT(a,b:instd_logic_vector(7downto0);aqualb,agrdb,alessb:outstd_logic);ENDcomp;ARCHITECTUREbehaveOFcompISBEGINaqualb<='1'whena=belse'0';agrdb<='1'whena>belse'0';alessb<='1'whena

7、unsigned.all;ENTITYvoteISPORT(men:instd_logic_vector(6downto0);pass,stop:bufferstd_logic);ENDvote;ARCHITECTUREbehaveOFvoteISBEGINstop<=notpass;PROCESS(men)variabletemp:std_logic_vector(2downto0);BEGINtemp:="000";foriin0to6loopif(men(i)='1')thentemp:=temp+1;els