VLSI测试与可测性设计

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1、VLSI测试与可测性设计摘要：从可测性设计与VLSI测试、VLSI设计之间的关系出发，将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起。文中简要地介绍了VLSI可测性设计的理论基础和技术种类，简明地评述了可测性设计的现状和发展趋势，并且探讨了可测性设计的实现方法。关键词：可测性设计、自动测试生成、扫描设计、边界扫描技术第一章引言在VLSI(超大规模集成电路)技术迅猛发展的今大，集成电路工业已经达到了一个的高度:上亿只晶体管集成在一个芯片上，片内时钟信号的频率超过2GHz。随之而来的，是越来越突出的测试瓶颈问题。一则，ATE(自动测试设备)的发展很难跟得上芯片的发展步伐

2、(系统时钟、信号精度、存储数据量等)。再则，高性能ATE的价格将是令人望而却步的。而SoC(片上系统)的出现，更是对测试领域提出了新的挑战。为了保证芯片的可靠性，测试是必不可少的手段。而要突破测试瓶颈，只有一个唯一的途径:DFT可测性设计。VLSI可测性设计是一些应用于VLSI设计的规则和方法的集合;是通过在电路中增加一些物理结构，使得该设计具有“容易被测试”的特性，并使其能够实现高质量的制造测试的方法的总称。可测性设计的目的，不仅仅是测试矢量的自动生成和故障覆盖率的提高，也不仅仅是为了某种类型测试设备的需要。可测性设计是集成电路设计学和测试方法学的有机融合。一方而，集成电路测试方法学的每个

3、新的突破，都会带来可测性设计技术领域的新的一飞跃。另一方而，可测性设计越来越成为VLSI设计过程中不可或缺的一环，它已经渗透到集成电路设计的各个层而。可测性设计的成败，直接影响到整个电路的性能，影响到芯片设计、制造和测试，乃至芯片成木、开发时间和产品品质等决定其市场竞争能力的因素。因此，本文分别从“DFT与VLSI测试”、"DFT与VLSI设计”这两个角度，对自上个世纪70年代以来，VLSI可测性设计领域里丰硕的理论和实践成果，以及未来的发展趋势做了一个比较系统和全而的归纳和总结。第二章DFT与VLSI测试没有测试理论的支持和测试应用的需求，可测性设计就失去了存在的依据和意义。了解集成电路测

4、试方法学的主要内容，有助于深刻地理解可测性设计技术的木质。而了解集成电路测试应用的相关知识，对于解决可测性设计实践中的一些问题也是有所帮助的。2.1故障模型和故障模拟集成电路测试的目的是为了排除存在制造缺陷的芯片。芯片的缺陷包括工艺缺陷、材料缺陷、时间相关的失效和封装失效等。而故障就是这些缺陷的抽象表现形式。行为级的高层次故障模型可用于微处理器测试和存储器测试;寄存器传输级和逻辑级的固定故障、桥接故障和延迟故障可用于数字逻辑测试;晶体管及元件级的故障模型主要用于模拟电路的测试。此外，还有一些不能具体划分到哪个设计抽象级别的故障模型，如IDDQ(静态电流故障)。由故障建模导出了故障等效和故障兼

5、并等概念，故障模型是测试及可测性设计的基础。故障模拟能够在注入故障的情况卜模拟电路的响应，主要用于测试评估及测试生成，是验证测试质量的重要手段。数字逻辑电路的故障模拟涉及故障采样、故障模拟算法(串行、并行、演绎、并发等)、故障覆盖率统计等一些内容。而模拟电路的故障模拟包括非线性电路的DC故障模拟、线性电路的AC故障模拟、Monte-Carl<)模拟等。故障模拟是可测性设计中必不可少的步骤之一。2.2可测性度量和测试生成可测性是一种使电路容易(在某些时候甚至是能够)被测试的特性[m。针对逻辑级电路模型，可测性度量算法可以按静态和动态分类。静态可测性度量算法又可以分为非概率模型(SCOAP,GL

6、OBAL,SCTM等)和概率模型(STAFAN,PREDICT等)。动态可测性度量算法以动态的COP和动态的SCTM为代表。随着IC设计的发展，HITESTA等测度的出现满足了在设计的较高层次分析可测性的需求[3]。通过可测性度量，一方而可以指导IC设计者做可测性设计(重新设计电路或者添加测试硬件)，另一方而对测试生成和故障覆盖率分析也有帮助。测试向量的产生方法根据而向功能和而向结构的不同而不同。设计者往往只能提供有限的功能测试集(典型的故障覆盖率为70%-75%)}`}。对于高覆盖率的功能测试集而言，测试生成和测试应用的时间开销都是不可接受的。因此，而向结构测试的组合电路测试生成算法(PO

7、DEM,FAN,SOCRATES,EST等)和时序电路测试生成算法(重复逻辑阵列、ONTEST,SEST等)得到了广泛的应用。而模拟电路也有而向功能测试的基于灵敏度的ATPG(自动测试生成)和而向结构的基于“信号流图”的ATPG技术。2.3测试经济和测试质量成功的可测性设计必须考虑要以尽可能小的代价获得尽可能高的测试质量。测试的代价包括ATE和CAD的购买和使用费用、测试向量生成和测试编程的时间开销、测试电路