verilog语法.ppt

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1、VerilogHDL设计方法简介算法实现用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。硬线逻辑由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。从算法设计到硬线逻辑的实现传统处理器的问题算法问题研究并行快速算法电路实现问题设计并研制具有并行结构的数字和计算逻辑结构。电路实现的两个方向：FPGA专用集成电路VerilogHDL建模、仿真、综合和全面验证。什么是复杂的数字逻辑系统？嵌入式微处理机系统数字信号处理系统高速并行计算逻辑高速通信协议电路高速编码/解码、加密/解密电路复杂的多功能智能接口门逻辑总数超过几万门达到几百甚至达几千万

2、门的数字系统有哪几种硬件描述语言？各有什么特点？VerilogHDL较多的第三方工具的支持语法结构比VHDL简单学习起来比VHDL容易仿真工具比较好使测试激励模块容易编写VerilogHDL的建模方式即：模块的描述方式：行为级建模模块内部只包括过程块和连续赋值语句，而不包括实例调用语句和基本元件实例调用语句。RTL级属于行为级结构级建模模块内部只包括实例调用语句。包括门级和开关级行为级与结构级混合建模两者兼而有之VerilogHDL的抽象级别语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。行为级：技术指标和算法的Verilog描述RTL级

3、：逻辑功能的Verilog描述门级：逻辑结构的Verilog描述开关级：具体的晶体管物理器件的描述VerilogHDL的抽象级别行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解抽象级别和综合与仿真的关系行为仿真：行为的验证和验证模块分割的合理性前仿真：即RTL级仿真，检查有关模块逻辑执行步骤是否正确。逻辑综合：把RTL级模块转换成门级。后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。布局布线：在门级模型的基础上加上了布线延时布局布线后仿真：与真实的电路最接

4、近的验证。Verilog程序结构一个完整的电路系统由若干模块构成一个模块可由若干子模块构成模块——类比C语言函数是verilog的基本单位描述么个功能或结构，以及与其他模块的通信接口一个模块是相对独立的功能体，一般通过高层模块调用其他模块的实例构成系统模块是并行运行的Module模块名(端口列表);endmodule端口定义:Input输入端口Output输出端口Inout输入/输出端口数据类型说明:RegWireparameter逻辑功能定义:AssignAlwaysFunctionTask……Verilog程序结构modulerw1(a,b,out1,out2);inputa,b;o

5、utputout1,out2;regout1;wireout2;assignout2=a;always@(b)out1<=~b;endmoduleverilogHDL语法要素语言要素注释、间隔符、标识符、关键字、运算符数据类型名字空间表达式模块结构级行为级代码风格verilogHDL数据类型数据值0、1、x、z数据类型网络（wire…)变量（reg…）只有reg和integer可综合reg只能在initial或always内被赋值Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。参数parameter

6、向量指定了长度的wire或reg称为矢量（否则为标量）多维向量：wire型（结构化描述）；reg型（行为化描述）存储器：reg型向量向量的可访问性Verilog模块中的信号只有两种主要的信号类型：-寄存器类型：reg在always块中被赋值的信号，往往代表触发器，但不一定是触发器。-连线（网络）类型：wire用assign关键词指定的组合逻辑的信号或连线寄存器(reg)类型不一定是触发器。它只是在always块中赋值的信号。Verilog中reg与wire的不同点用寄存器(reg)类型变量生成组合逻辑举例：modulerw1(a,b,out1,out2);inputa,b;outputo

7、ut1,out2;regout1;wireout2;assignout2=a;always@(b)out1<=~b;endmoduleaout2BUFFbINVout1Verilog中reg与wire的不同点用寄存器(reg)类型变量生成触发器的例子：modulerw2(clk,d,out1,out2);inputclk,d;outputout1,out2;regout1;wireout2;assignout2=d&~out1;al