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《西北工业大学_数字电子技术基础_实验报告_实验3.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、word格式数字电子技术基础第三次实验报告一、描述QuartusII软件基本使用步骤①编写Verilog代码，用文本编辑器正确编写源文件,并经modelsim仿真确认该电路设计正确。②打开QuartusII软件，新建工程Newproject(注意工程名和设计文件的module名保持一致)，选择和开发板一致的FPGA器件型号。③添加文件，点击file->open,之后选择要添加的文件，并勾选Addfiletocurrentproject.④编译，StartCompilation,编译源文件(如有错误修改后,重新编译)。....word格式①查看电路结构，使用
2、Tool->RTLviewer工具查看电路图结构,是否和预期设计一致。二、题目代码以及波形分析1.设计一款时钟上升沿触发的D寄存器a)编写模块源码moduleflipflop(D,Clock,Q);inputD,Clock;outputregQ;always@(posedgeClock)Q=D;endmoduleb)测试模块`timescale1ns/1psmoduletb_flipflop;regClock_test;regD_test;....word格式wireQ_test;initialClock_test=0;always#20Clock_tes
3、t=~Clock_test;initialD_test=0;always#77D_test=~D_test;flipflopUUT_flipflop(.Clock(Clock_test),.D(D_test),.Q(Q_test));endmodulea)仿真后的波形截图每当时钟上升沿到来时，触发器把D的信号传给Qb)综合后的RTL图形2.设计一款4bBit具有并行加载功能的移位寄存器编写模块源码a)编写模块源码modulemuxdff(D0,D1,Sel,Clock,Q);....word格式inputD0,D1,Sel,Clock;outputregQ
4、;wireD;assignD=Sel?D1:D0;always@(posedgeClock)Q<=D;endmodulemoduleshift4(R,L,w,Clock,Q);input[3:0]R;inputL,w,Clock;outputwire[3:0]Q;muxdffStage3(w,R[3],L,Clock,Q[3]);muxdffStage2(Q[3],R[2],L,Clock,Q[2]);muxdffStage1(Q[2],R[1],L,Clock,Q[1]);muxdffStage0(Q[1],R[0],L,Clock,Q[0]);endm
5、odulea)测试模块`timescale1ns/1psmoduletb_shift4;regClock_test;regL_test;regw_test;reg[3:0]R_test;wire[3:0]Q_test;initialClock_test=0;always#10Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always#14L_test=~L_test;endinitialw_test=0;always#13w_test=~w_test;initial....word格式R
6、_test=4'b1010;shift4UUT_shift4(.Clock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test));endmodulea)仿真后的波形截图L为0时并行加载，数组R为加载时的输入。L为1时移位，数组Q右移一位，左端补当前变量w的值。b)综合后的RTL图形2.设计一款4bit带复位功能的计数器a)编写模块源码moduleupcount(Reset,Clock,E,Q);inputReset,Clock,E;outputreg[3:0]Q;....word格式always@
7、(posedgeReset,posedgeClock)if(Reset)Q<=0;elseif(E)Q<=Q+1;endmodulea)测试模块`timescale1ns/1psmoduletb_upcount;regReset_test;regClock_test;regE_test;wire[3:0]Q_test;initialClock_test=0;always#5Clock_test=~Clock_test;initialbeginReset_test=1;E_test=0;#2Reset_test=0;#8E_test=1;#184Reset_
8、test=1;#2Reset_test=0;#32E_test=0
