数字电路课程设计展示3.ppt

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1、N位数的流水ALU设计展示报告数字电路组长：朝鲁（2803003021）组员：单炎（2802003004）周江（2801305029邓畅霖（2801309006）刘坤禹（2801304013）一：实验题目：N位数流水ALU设计二：实验内容（含扩展内容）：设计一个具有N位的流水ALU，做到有符号数整数运算，包括加法，减法，乘法，移位，逻辑运算。做到具有一定的流水功能，使得实验数据准确发送，准确接收，并尽可能的提高指令周期。实验步骤：本次实验本着“由底到顶”的设计原则进行设计，对各部分的component进行设计，最后构成顶层文件，并做到在每一步都严格验收检查

2、波形，确保整个实验的成功。在分开设计之前，对各部分component的要求大概定制如下generic(N:natural);port(clk,rst:instd_logic;data_a:instd_logic_vector(N-1downto0);data_b:instd_logic_vector(N-1downto0);en:instd_logic;result:outstd_logic_vector(N-1downto0)---此处因设计而不同);这样便方便了最后设计的综合1：加法器部分：本部分总共两级流水，但是由于采用了N位的运算，就涉及到了生成语句的使

3、用。其中的流水部分，可以通过算法变得更多级，但是会造成很大的数据延迟，故折中考虑采用了两级流水。按要求：在行波进位加法器中加入一级流水线；寄存器输出；N位加法器为防止溢出，需进行符号位扩展；输入输出均为符号数代码如下libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityAdderisgeneric(N:natural);port(clk,rst:instd_logic;data_a:instd_logic_ve

4、ctor(N-1downto0);data_b:instd_logic_vector(N-1downto0);en:instd_logic;result:outstd_logic_vector(Ndownto0));endAdder;architectureBehavioralofAdderiscomponentpipeport(clk:instd_logic;en:instd_logic;rst:instd_logic;din:instd_logic;dout:outstd_logic);endcomponent;signalpipeA_ff,pipeB_ff

5、:std_logic_vector(N-1downto(N/2));signalpipe1_ff:std_logic_vector((N/2-1)downto0);signalpipe2_ff:std_logic_vector(Ndownto0);signalC:std_logic_vector(Ndownto0);signalpipeC:std_logic;beginadder:---全加器的连接foriin0toNgeneratezero_bit:ifi=0generatepipe1_ff(i)<=data_a(i)xordata_b(i);c(i)<=(d

6、ata_a(i)ANDdata_b(i))OR(data_a(i)AND'0')OR('0'ANDdata_b(i));endgenerate;N_half_bit:ifi=N/2generatepipe2_ff(i)<=pipeA_ff(i)xorpipeB_ff(i)xorpipeC;c(i)<=(pipeA_ff(i)ANDpipeB_ff(i))OR(pipeA_ff(i)ANDpipeC)OR(pipeCANDpipeB_ff(i));endgenerate;N_bit:ifi=Ngeneratepipe2_ff(i)<=pipeA_ff(i-1)xo

7、rpipeB_ff(i-1)xorC(i-1);c(i)<=(pipeA_ff(i-1)ANDpipeB_ff(i-1))OR(pipeA_ff(i-1)ANDc(i-1))OR(c(i-1)ANDpipeB_ff(i-1));endgenerate;low_bits:---流水的连接ifi>0andi

8、dgenerate;hi