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时间:2020-03-02
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1、ALLEGRO16.3约束设置2011-05-3020:07:19
2、 分类:allegro
3、 标签:region规则设置 差分线规则设置、组内组外规则设置
4、一.普通单端线的线宽设置 该约束定义为PCS,即physicalconstraintset,选中physical-->physicalconstraintset-->alllayers,对右边的功能名字点击右键,creat-->physicalcset即可创建pcs约束,如下图所示,我的工程名字是newcore。 如果需要对每层设置不同的线宽的话,只要把default展开,修改需要单独设置的层的线宽即可。上图中
5、设置最小线宽为4mil,最大为40mil,在走线的时候,默认走的是最小线宽4mil,NECK下的线宽用于NECKMODE下的线宽,一般在bga下面走线的时候有时候两个管脚间距过小,需要使用neckmode,走线时,鼠标右键,选择neckmode即进入neck模式。 如果需要设置某些线的默认线宽不是4mil的话,比如设置默认电源、地的默认线宽不是4mil,那么可以创建一个PCS,适用于电源和地信号,默认线宽为10mil,如下图设置好后,在physical-->net中对GND信号使用PCS_POWER规则,如下图 二.普通单端线的线距设置 该约束定义为SCS,即spacingco
6、nstraintset,选中spacing-->spacingconstraintset-->alllayers,对右边的功能名字点击右键,creat-->physicalcset即可创建pcs约束,如下图所示。 default是3w间距设置,SCS_5W是5w间距设置,3w或5w都是linetoline或者linetoshape的,因为linetoline和linetoshape的平行距离可能较大。而linetohole、linetovia、linetopin之类的最小间距仅是非常小的一段,所以这些间距的值可以是很小的,设置5即可。 如果需要设置某些线对其它线的线间距为5
7、w的话,只要在net-->alllayers中对该线应用scs_5w规则即可,如下图,对DDR的时钟线应用了5w规则,注意到这里的DDR_CK0是差分线对,5w规则应用于该差分线对与其他线之间的间距,而不是差分线内两线之间的间距: 三.差分线线宽、内线距的设置 这里的内间距指的是差分对内两线的间距 在physical-->physicalconstraintset-->alllayers中,有differentialpair的一些设置,但是我应用时这些设置都是无效的,如下图所示,我还不清楚这些设置是做什么用的。 我知道的有效的差分线线宽、内间距的设置是在electric
8、al-->electricalconstraintset-->routing-->differentialpari中是实现的,我的设置如下图: uncoupledlength:一般不需要设置,没有用singletracemode去调节差分线的话,uncoupledlength只在引脚附近出现,手动调一下该段uncoupledlength即可。 Minlinespacing:内间距最小线距,若实际走线内间距小于这个值,DRC就会出错。 PrimaryGap:默认内间距 Primarywidth:默认线宽 NeckGap:neckmode模式下默认内间距 Nec
9、kWidth:neckmode模式下默认线宽 四.差分线外间距的设置 这里的外间距指的是差分对中任何一线和与其它任何线的线间距,该线间距的设置和普通单端线的线距设置方法一致。可参考第二点的内容 五.CLASS规则的应用 DDR的信号线可以分为时钟线、数据线和地址与控制线这三类。以64bit带宽为例,数据线又按照8bits的宽度分为8组,DDR的硬件设计文档会要求每组数据线的组内间距3w即可,组间间距起码要5w,或者要求组内线和组外线的间距为5w。这里就可以应用class规则了。 1.netclass的创建: netclass的创建在spacing-->net-->
10、alllayers中实现,在右面界面中将需要组成class的线都选中,然后右键creat-->class即可,创建后的class会在netclass-class中出现,如下图: 如图所示,如果没有进一步设置的话,图中的SCS_5W代表组内线与组外所有线的间距为5W,同时组内各线的间距也是5W!!! 2.netclass-class的应用 如果想设置classDDR_ADDR与classDDR_DBUS0的间距为4w,该两个class与其它信
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