用VHDL语言实现拔河电路功能.doc

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1、实验四基于QuartusⅡ的硬件描述语言的拔河电路设计一、实验内容基于前期原理图电子拔河电路，甲、乙双方分别按动己方按键，按键的次数分别在双方的两个数码管上显示，当喊停止的时候，数码管数字较大的一方获胜，连续比赛多局以定胜负。二、实验工具1、DE0开发板一个2、Quartus216软件3、VHDL语言三、实验准备1、学习VHDL语言，了解基本语法规则和基本语句。2、明确所实现的电路所需要的器件，并且明确用VHDL实现该器件的基本逻辑关系和基本语句。实验所需要的器件为百进制计数器、比较器和译码器。3、明确VHDL实体的定义，明确实体的输入输出，并且明确实现该实体的基本语法和基本步骤。4、必

2、须明确实体层次的概念，在低层次实体中，必须明确各个输入输出之间的联系，以结构的方式构建高层次实体。四、实验程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYtest4ISPORT(KEY1,KEY2,KEY3,CLOCK_IN:INSTD_LOGIC;HEX0,HEX1,HEX2,HEX3,HEX4,HEX5:OUTSTD_LOGIC_VECTOR(6DOWNTO0);com:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDtest4;--以下为百进制计数器设计实

3、体--LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNT_100ISPORT(clk,clr:INSTD_LOGIC;--date_in:INSTD_LOGIC_VECTOR(3DOWNTO0);lo_out,hi_out:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOUNT_100;ARCHITECTUREfwmOFCOUNT_100ISSIGNALhi_tmp,lo_tmp:STD_LOGIC_VECTOR(3DOWNTO0);--SIGNALlo

4、ad_cnt:STD_LOGIC_VECTOR(1DOWNTO0);BEGIN--load_cnt<=load&hi_lo;--数据写入与置数位控制的并置PROCESS(clk,clr)--hi_lo='1'时为高位置数，hi_lo='0'时为低位置数--VARIABLEq_tmp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFclr='0'THENhi_tmp<="0000";lo_tmp<="0000";--异步清零ELSIFclk'EVENTANDclk='1'THEN--IFload_cnt="10"THEN--低位置数--IFdate_in>="1010"

5、THENlo_tmp<="1001";--ELSElo_tmp<=date_in;--ENDIF;--ELSIFload_cnt="11"THEN--高位置数--IFdate_in>="1010"THENhi_tmp<="1001";--ELSEhi_tmp<=date_in;--ENDIF;--ELSIFload_cnt="01"ORload_cnt="00"THENIFlo_tmp="1001"THEN--低位等于9IFhi_tmp/="1001"THEN--如果高位不等于9lo_tmp<="0000";hi_tmp<=hi_tmp+1;--那么高位加1ELSEhi_tmp<="00

6、00";lo_tmp<="0000";--ELSElo_tmp<="1001";--除此之外，低位9保持不变ENDIF;ELSElo_tmp<=lo_tmp+1;--如果低位不是9，那么低位加1ENDIF;--ENDIF;ENDIF;ENDPROCESS;lo_out<=lo_tmp;--低位信号赋值给低位输出端hi_out<=hi_tmp;--高位信号赋值给高位输出端ENDfwm;--以下为计算胜的局数的10进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNT_10I

7、SPORT(clk,clr:INSTD_LOGIC;COUNT_10_OUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOUNT_10;ARCHITECTUREfwmOFCOUNT_10ISSIGNALCOUNT_10_TMP:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,clr)BEGINIFclr='0'THENCOUNT_10_TMP<="0000";--异