EDA技术实用教程—VHDL版(第四版) 教学课件 作者 潘松 黄继业第8章 系统优化和时序分析.ppt

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1、EDA技术实用教程第8章系统优化和时序分析8.1资源优化8.1.1资源共享8.1资源优化8.1.1资源共享8.1资源优化8.1.1资源共享8.1资源优化8.1.1资源共享8.1资源优化8.1.1资源共享8.1资源优化8.1.2逻辑优化8.1资源优化8.1.2逻辑优化8.1资源优化8.1.3串行化8.1资源优化8.1.3串行化接下页8.1资源优化8.1.3串行化接上页8.2速度优化8.2.1流水线设计8.2速度优化8.2.1流水线设计8.2速度优化8.2.1流水线设计8.2速度优化8.2.1流水线设计8.2速度优化8.2.1流水线设计8.2速度优化8.2.

2、1流水线设计8.2速度优化8.2.2寄存器配平8.2速度优化8.2.2寄存器配平8.2速度优化8.2.3关键路径法8.2速度优化8.2.4乒乓操作法8.2速度优化8.2.5加法树法加法树速度优化技术部分类似于流水线法。2输入加法树结构若将加法树逐级拓展，可以实现更长的树结构。8.3优化设置与时序分析8.3.1使用DesignAssistant检查设计可靠性8.3优化设置与时序分析8.3.2增量布局布线控制设置8.3优化设置与时序分析8.3.3时序设置与分析8.3优化设置与时序分析8.3.4查看时序分析结果8.3优化设置与时序分析8.3.5适配优化设置示例

3、（1）建立工程（2）打开AssignmentEditor对话框8.3优化设置与时序分析8.3.5适配优化设置示例（3）选项设置8.3优化设置与时序分析8.3.6LogicLock优化技术QuartusII提供了一种非常优秀的优化技术，即逻辑锁定技术（LogicLock）。QuartusII支持逻辑锁定技术的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone/II/III和Stratix/II/III等。习　　题8-1利用资源共享的面积优化方法对例8-9程序进行优化（仅要求在面积上优化）。习　　题8-2试通过优化逻辑的方式对

4、图8-20所示的结构进行改进，给出VHDL代码和结构图。习　　题8-3已知4阶直接型FIR滤波器的数学表达式如下：y(n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3)x(n)与x(n-m)，m=0，1，2，3是延迟关系，m表示延迟的clk数。x(n-m)与h(m)的位宽均为8位，y(n)为10位，其中h(m)在模块例化后为常数。该模块的输入为x(n)、clk，输出为y(n)，试实现该逻辑。8-4对习题8-3中的FIR滤波器在速度上进行优化(在h(m)固定的情况下)，试采用流水线技术。8-5利用FLEX的LUT结构，构建资源

5、占用较小的常数乘法器，改进习题8-3和习题8-4的设计，减少模块的资源使用。8-6若对速度要求不高，但目标芯片的容量较小，试把习题8-3中的FIR滤波器用串行化的方式实现。8-7设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位，输出rout为32位，完成rout=a0*a1*a2*a3。试实现之。8-8对习题8-7进行优化，判断以下实现方法中哪种方法更好？（1）rout=((a0*a1)*a2)*a3（2）rout=(a0*a1)*(a2*a3)8-9为提高速度，对习题8-8中的前一种方法加上流水线技术进行实现。8-10试对以上的习题解答通

6、过设置QuartusII相关选项的方式，提高速度，减小面积。实验与设计8-1采用流水线技术设计高速数字相关器（1）实验目的：（2）实验原理：（3）实验任务1：实验与设计8-1采用流水线技术设计高速数字相关器（4）实验任务2：（5）实验任务3：（6）实验任务4：（7）思考题：（8）实验报告：实验与设计8-2线性反馈移位寄存器设计（1）实验目的：（2）实验原理：（3）实验任务：实验与设计8-2线性反馈移位寄存器设计（4）思考题1:（5）思考题2：（6）实验报告：实验与设计8-3循环冗余校验（CRC）模块设计（1）实验目的：（2）实验原理：实验与设计8-3循环

7、冗余校验（CRC）模块设计（1）实验目的：（2）实验原理：接下页实验与设计8-3循环冗余校验（CRC）模块设计（1）实验目的：（2）实验原理：接上页接下页实验与设计8-3循环冗余校验（CRC）模块设计（1）实验目的：（2）实验原理：接上页实验与设计8-3循环冗余校验（CRC）模块设计（3）实验任务1：（4）实验任务2：（5）思考题1：（6）思考题2：（7）思考题3：（8）实验报告：实验与设计8-4设计3级流水线16位加法器实验任务：根据8.2.1介绍的方法，设计具有3级流水线的16位加法器。在QuartusII上仿真验证，并通过QuartusII的相关编

8、译报告比较无流水线（可以加一级锁存器以利比较）和有3级流水线的16位加法器的数据