计算机组成原理_第2讲：组合逻辑设计（第2部分）-2张版.pdf

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1、计算机组成原理（2012级）计算机组成原理课程组（刘旭东、肖利民、牛建伟、栾钟治）前两讲简要回顾¢逻辑门电路：数字电路中的基本逻辑单元电路¾由晶体管和MOS管（晶体二极管、晶体三极管、NMOS、PMOS）构建门电路（与、或、非、与非、或非等）¢布尔代数：分析与设计数字系统的重要理论工具¾逻辑代数基本概念°逻辑常量/变量，典型逻辑运算¾逻辑代数的运算法则°公理、定律、定理、基本公式及其推论¾逻辑函数的表达式°标准表达式：最小项表达式、最大项表达式°标准表达式可由真值表直接得出¾逻辑函数的简化法°利用对偶规则，可将“或与”表达式转化成“与或”表达式来化简°常用简化法：合并乘积项法<互补律

2、>、吸收项法<吸收律/包含律>和配项法<互补律>2第二部分：组合逻辑一．逻辑门电路二．布尔代数三．VerilogHDL介绍1.VerilogHDL概述2.VerilogHDL的词法3.VerilogHDL常用语句4.不同抽象级别的VerilogHDL模型四．基本组合逻辑部件设计1.运算单元电路2.编码器/译码器3.多路选择器33.1VerilogHDL概述——硬件描述语言∑硬件描述语言(HardwareDescriptionLanguage)是一种用形式化方法（即文本形式）来描述和设计数字电路和数字系统的高级模块化语言。它是设计人员和EDA工具之间的一个桥梁，主要用于编写设计文件，在

3、EDA工具中建立电路模型；也用来编写测试文件进行仿真。EDA工具用HDL描综合、仿真目标文件编程下载述设计∑HDL发展至今已有近三十年的历史，到20世纪80年代，已出现了数十种硬件描述语言。80年代后期，HDL向着标准化、集成化的方向发展，最终VHDL、VerilogHDL先后成为IEEE标准。¾VHDL：VHSICHardwareDescriptionLanguage（VHSIC——VeryHighSpeedIntegratedCircuits），甚高速集成电路的硬件描述语言，来源于美国军方，1987年成为IEEE标准。目前标准化程度最高的一种硬件描述语言。¾VerilogHDL：

4、VerilogHardwareDescriptionLanguage，则是目前应用最广泛的一种硬件描述语言。43.1VerilogHDL概述——VerilogHDL的功能和特点∑VerilogHDL可用于数字电路的建模、仿真验证、时序分析、逻辑综合∑VerilogHDL抽象级别：系统级，算法级，RTL级，门级，开关级∑VerilogHDL具有行为描述和结构描述功能。¾行为描述包括：系统级、算法级和RTL级3种抽象级别；¾结构描述包括：门级和开关级2种抽象级别。∑VerilogHDL语法结构上的主要特点¾形式化地表示电路的行为和结构；¾借用C语言的结构和语句；¾可在多个层次上对所设计的

5、系统加以描述，语言对设计规模不加任何限制；¾具有混合建模能力：一个设计中的各子模块可用不同级别的抽象模型来描述；¾基本逻辑门、开关级结构模型均内置于VerilogHDL语言库中，可直接调用，如：与门and、或门or、三态门bufif1(或bufif0)等53.1VerilogHDL概述——VerilogHDL与C语言比较∑语句及函数的比较语句及函数C语言VerilogHDL函数无参函数，有参函数function块语句赋值语句赋值变量=表达式;阻塞赋值=，非阻塞赋值<=条件语句if-elseif-else条件语句switchcase循环语句forfor循环语句whilewhile中止语

6、句breakbreak宏定义语句define（以符号#开头）define（以符号’开头）格式输出函数printfprintf63.1VerilogHDL概述——VerilogHDL与C语言比较∑运算符的比较C语言VerilogHDL功能C语言VerilogHDL功能＋＋加<=<=小于等于－－减====等于**乘!=!=不等于//除~~按位取反%%取模&&按位与!!逻辑非

7、

8、按位或&&&&逻辑与^^按位异或

9、

10、

11、

12、逻辑或<<<<左移>>大于>>>>右移<<小于?:?:等同于if-else>=>=大于等于VerilogHDL与C语言的运算符几乎完全相同！73.1VerilogHDL概述—

13、—VerilogHDL模块的结构∑Verilog的基本设计单元是“模块（module）”，可实现一个特定功能∑一个“与门”、“加法器”、ALU都可以是一个模块∑Verilog模块的结构由在module和endmodule关键词之间的4个主要部分组成：d1端口定义moduleblock1(a,b,c,d);inputa,b,c;/*I/O变量缺省为wire变量*/2I/O说明outputd；3信号类型声明wirex;assignd=a

14、x;//组合逻辑功能描