Verilog10进制计数器电路.doc

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1、练习设计一个10进制计数器电路，把10进制计数器的计数结果送到一位数码管显示，要求计数器的计数频率为1Hz。系统时钟为25MHz，要求系统同步复位，高电平有效。完成电路设计框图，各模块仿真以及系统功能仿真和下载编程。分频器：modulefenpin25(clk,rst,clk_1hz);inputclk;inputrst;outputclk_1hz;regclk_1hz;reg[23:0]cnt;always@(posedgeclkorposedgerst)beginif(rst==1'b1)cnt<=24'd0;elseif(cnt==13107119)begincnt<=24'd0;

2、clk_1hz<=~clk_1hz;endelsecnt<=cnt+1;endendmodule十进制计数器：modulecnt10(rst,clk,cnt);inputrst,clk;output[3:0]cnt;reg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b0)cnt<=4'b000;elseif(cnt==4'd9)cnt<=4'b000;elsecnt<=cnt+1;endendmodule十进制计数器仿真波形图：LED译码器：moduleqiduan(cnt,led,scan);input[3:0]cnt;output[6:0]l

3、ed;output[3:0]scan;reg[6:0]led;wire[3:0]scan;assignscan=4'b0001;always@(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;

4、4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmoduleLED译码器仿真波形图：顶层电路VerilogHDL代码：modulecnt10led(rst,clk,led,scan);inputrst;inputclk;output[6:0]led;output[3:0]scan;wire[3:0]cnt;wire[6:0]led;wire[3:0]scan;fenpin25u0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz));cnt10u1(.clk(clk_1hz),.rst(rst)

5、,.cnt(cnt));qiduanu2(.cnt(cnt),.led(led),.scan(scan));endmodule框图：