EDAJSYVerilogHDL2PPT配套教学课件1第5章 Verilog运算符与结构描述语句.ppt

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1、第5章Verilog运算符与结构描述语句5.1运算操作符5.1.1按位逻辑操作符5.1运算操作符5.1.2逻辑运算操作符5.1运算操作符5.1.3算术运算操作符5.1运算操作符5.1.3算术运算操作符5.1运算操作符5.1.4关系运算操作符5.1运算操作符5.1.5BCD码加法器设计示例5.1运算操作符5.1.5BCD码加法器设计示例5.1运算操作符5.1.6缩位操作符&（与）~&（与非）

2、（或）~

3、（或非）^（异或）^~，~^（同或）5.1.7并位操作符5.1运算操作符5.1.8移位操作符应用法5.1运算操作符5.1.9使用移位操作符的设计示例5.

4、1运算操作符5.1.9使用移位操作符的设计示例5.1运算操作符5.1.10条件操作符5.2连续赋值语句5.3例化语句5.3.1半加器设计5.3例化语句5.3.2全加器设计5.3例化语句5.3.3Verilog例化语句及其用法1.例化语句端口名关联法2.例化语句位置关联法5.4参数传递语句应用5.5用库元件实现结构描述5.5用库元件实现结构描述5.6用户自定义元件（UDP）5.6用户自定义元件（UDP）5.6.1UDP组合元件设计5.6用户自定义元件（UDP）5.6.2UDP时序元件设计5.6用户自定义元件（UDP）5.6.2UDP时序元件设计5.6用

5、户自定义元件（UDP）5.6.2UDP时序元件设计5.6用户自定义元件（UDP）5.6.2UDP时序元件设计5.7编译指示语句5.7.1宏定义命令语句5.7编译指示语句5.7.2文件包含语句`include5.7编译指示语句5.7.3条件编译语句`ifdef、`else、`endif5.7编译指示语句5.7.3条件编译语句`ifdef、`else、`endif5.8keep属性应用5.7.3条件编译语句`ifdef、`else、`endif5.8keep属性应用5.9SignalProbe使用方法1.按常规流程完成设计仿真和硬件测试2.设置Signa

6、lProbePins5.9SignalProbe使用方法3.编译SignalProbePins测试信息并下载测试习题习题实验与设计5-1高速硬件除法器设计实验实验与设计5-2不同类型的移位寄存器设计实验5-3基于Verilog代码的频率计设计实验与设计5-3基于Verilog代码的频率计设计实验与设计5-4．8位加法器设计实验5-5VGA彩条信号显示控制电路设计实验与设计5-5VGA彩条信号显示控制电路设计实验与设计5-5VGA彩条信号显示控制电路设计实验与设计5-5VGA彩条信号显示控制电路设计接下页实验与设计5-5VGA彩条信号显示控制电路设计实

7、验与设计5-6移位相加型8位硬件乘法器设计