讲VHDL语句顺序语句.ppt

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1、第七讲(1)VHDL顺序语句1--邹云海--7.1顺序语句顺序语句和并行语句是VHDL程序中的两大基本描述语句系列；顺序语句是相对于并行语句而言的；顺序语句执行顺序(指仿真执行)与书写顺序基本一致。前面的执行结果会直接影响后面各语句的执行结果；顺序语句结构类似传统的编程语言；2006-102赋值语句变量赋值语句和信号赋值语句流程控制语句If语句、case语句、loop语句、next语句、exit语句等待语句（wait）子程序调用语句过程调用、函数调用返回语句（return）空操作语句（null）VHDL具有六类基本顺序语句2006-103一

2、、赋值语句1.将一个值或表达式的运算结果传递给某一数据对象。如信号、变量或由信号、变量构成的数组。2.VHDL设计实体内的数据传递以及对端口界面外部数据的读写都必须通过赋值语句来实现。3.两种赋值语句：信号赋值语句和变量赋值语句VHDL中所有对象均分为：变量和信号变量赋值目标：=赋值源；--变量赋值，无延迟信号赋值目标<=赋值源；--信号赋值，有延迟要求：表达式的值必须与目标的类型、宽度一致。4.赋值目标：标识符、数组单元素、段下表元素、集合块2006-104变量与信号的差异：1）赋值方式的不同：变量:=赋值源；信号<=赋值源；2）硬件实现

3、的功能不同：信号代表电路单元、功能模块间的互联,代表实际的硬件连线；变量代表电路单元内部的操作,代表暂存的临时数据。2006-1053）有效范围的不同：信号：程序包、实体、结构体；--全局量。变量：进程、子程序；--局部量。{SIGNALDeclarations}label1:PROCESS{VARIABLEDeclarations}label2:PROCESS{VARIABLEDeclarations}┇2006-1064）赋值行为的不同：信号赋值延迟更新数值、时序电路；变量赋值立即更新数值、组合电路。5）信号的多次赋值a.一个进程：最后

4、一次赋值有效b.多个进程：多源驱动线与、线或、三态2006-107例：信号的多次赋值architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…a<=c;endprocess;endrtl;--后一个赋值语句有效architecturertlofexissignala:std_logic;beginprocess(…)begina<=b;…endprocess;process(…)begina<=c;...endprocess;endex;2006-108例：信号赋值与变

5、量赋值的比较信号赋值：architecturertlofsigissignala,b:std_logic;--定义信号beginprocess(a,b)begina<=b;b<=a;endprocess;endrtl;--结果是a和b的值互换2006-109变量赋值：architecturertlofvarisbeginprocessvariablea,b:std_logic;--定义变量begina:=b;b:=a;endprocess;endrtl;--结果是a和b的值都等于b的初值2006-1010二、流程控制语句流程控制语句通过条件

6、控制开关决定是否执行一条或几条语句，或重复执行一条或几条语句，或跳过一条或几条语句。五种流程控制语句If语句Case语句Loop语句Next语句Exit语句2006-10111、if语句if语句是一种条件语句，它根据语句中所设置的一种或多种条件，有选择地执行指定的顺序语句。有3种结构：1）if语句的门闩控制例：if(ena=‘1’)thenq<=d；endif；综合后生成锁存器（latch）if条件then顺序处理语句；endif；2006-1012条件改为时钟沿，则生成D触发器：2006-10132）if语句的2选1选择控制格式：用条件来

7、选择两条不同程序执行的路径。if条件then顺序处理语句；else顺序处理语句；endif；2006-1014此描述的典型电路是二选一电路：architecturertlofmux2isbeginprocess(a,b,sel)beginif(sel=‘1’)theny<=a;elsey<=b;endif;endprocess;endrtl;2006-10153）if语句的多选择控制if语句的多选择控制又称为if语句的嵌套。格式：if条件then顺序处理语句；elsif条件then顺序处理语句；┇elsif条件then顺序处理语句；else

8、顺序处理语句；endif；通过elseif设定了多个判断条件，（或条件嵌套），当满足条件之一时，就执行条件后的顺序处理语句；当所设置的条件都不满足时，程序执行else和endif