高等计算机系统结构.ppt

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1、高等计算机系统结构高速缓冲存储器（第七讲）2011年4月25日程旭微处理器-DRAM的延迟差距1101001000198019811983198419851986198719881989199019911992199319941995199619971998199920001982Processor-MemoryPerformanceGap:(grows50%/year)PerformanceTimeProc60%/yr.CPUDRAM7%/yr.DRAM1980:nocacheinµproc;19952-levelcacheonchip(1989firstIntelµp

2、rocwithacacheonchip)削减处理器-存储器性能差距处理器面积比晶体管数比(成本)(功率)Alpha2116437%77%StrongArmSA11061%94%PentiumPro64%88%每个封装体两个2芯片(dies)：Proc/I$/D$+L2$Cache本身并没有特殊的内在意义，它仅是缩小处理器-存储器之间性能差距的一种手段Alpha微处理器Timeofafullcachemissininstructionsexecuted:1stAlpha:340ns/5.0ns=68clksx2or1362ndAlpha:266ns/3.3ns=80clksx4

3、or3203rdAlpha:180ns/1.7ns=108clksx6or6481/2Xlatencyx3Xclockratex3XInstr/clock?X存储层次设计的四个问题Q1:信息块可以放在高层的哪里？(Blockplacement)全相联、组相联、直接映射Q2:如果信息块在高层，那么如何找到它？(Blockidentification)标记/信息块Q3:在失效时，应该替换掉哪个信息块？(Blockreplacement)随机、LRU、FIFOQ4:在写操作时，会发生什么情况(Writestrategy)回写（WriteBack）或直写（WriteThrough）

4、(使用写缓冲器)Cache性能CPUtime=(CPUexecutionclockcycles+Memorystallclockcycles)clockcycletimeMemorystallclockcycles=(ReadsReadmissrateReadmisspenalty+WritesWritemissrateWritemisspenalty)Memorystallclockcycles=MemoryaccessesMissrateMisspenaltyCache性能（续）CPUtime=InstructionCount(CPIexecution+

5、MemaccessesperinstructionMissrateMisspenalty)ClockcycletimeMissesperinstruction=MemoryaccessesperinstructionMissrateCPUtime=IC(CPIexecution+MissesperinstructionMisspenalty)ClockcycletimeMemorystallcyclesperinstruction=Missesperinstruction(Totalmisslatency–Overlappedmisslatency)Avera

6、geMemoryaccesstime=Hittime+MissrateMisspenalty改进Cache性能AverageMemoryaccesstime=Hittime+MissrateMisspenalty1.降低失效率2.降低失效损失，或者3.减少在cache中命中的时间降低失效对失效进行分类：3CsCompulsory第一次访问一个不在cache中的数据块，该块必须被调入。也称为coldstartmisseso或firstreferencemisses。(即使Cache无穷大，也会失效)Capacity在程序执行中，cache不能存放其所需的所有数据块，就会先放

7、弃一些块然后再找回，这就出现了capacitymisses。（有限大小的全相联Cache也会出现的失效)Conflict如果采用组相联或直接映射的策略，除了义务失效和容量失效，还会因为有太多块要同时映射到同一组中，就会先放弃一些块然后再找回，这就出现了conflictmisses。也称为collisionmisses或interferencemisses。(有限大小的N路组相联Cache中出现的失效)3Cs的绝对失效率(SPEC92)Conflict义务失效率非常低2:1Cache规律Conflictm