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1、2.4定点除法运算2.4.1原码除法算法原理两个原码表示的数相除时,商的符号由两数的符号按位相加求得,商的数值部分由两数的数值部分相除求得。设有n位定点小数(定点整数也同样适用)：被除数ｘ,其原码为[ｘ]原＝ｘf.ｘn－1…ｘ1ｘ0除数ｙ,其原码为[ｙ]原＝ｙf.ｙn－1…ｙ1ｙ0则有商q＝ｘ/ｙ,其原码为[q]原＝(ｘf⊕ｙf)+(0.ｘn－1…ｘ1ｘ0/0.ｙn－1…ｙ1ｙ0)商的数值部分的运算,实质上是两个正数求商的运算。下面仅讨论数值部分的运算。1.手算方法设被除数ｘ＝0.1001,除数ｙ＝0.1011,模仿十进制除法运算,以
2、手算方法求ｘ÷ｙ的过程如下:0.1101商q0.10110.10010ｘ(r0)被除数小于除数，商0－0.010112－1ｙ除数右移1位,减除数，商10.001110r1得余数r1－0.0010112－2ｙ除数右移1位,减除数，商10.0000110r2得余数r2－0.00010112－3ｙ除数右移1位,不减除数，商00.00001100r3得余数r3－0.000010112－4ｙ除数右移1位,减除数，商1－0.00000001r4得余数r4得ｘ÷ｙ的商q＝0.1101,余数为r＝0.00000001。上面的笔算过程如下：1.判断ｘ是
3、否小于ｙ？现在ｘ<ｙ,故商的整数位商“0”,ｘ的低位补0,得余数r0。2.比较r0和2－1ｙ,因r0>2－1ｙ,表示够减,小数点后第一位商“1”,作r0－2－1ｙ,得余数r1。3.比较r1和2－2ｙ,因r1>2－2ｙ,表示够减,小数点后第二位商“1”,作r1－2－2ｙ,得余数r2。4.比较r2和2－3ｙ,因r2<2－3ｙ,不够减,小数点后第三位商“0”,不作减法,得余数r3(＝r2)。5.比较r3和2－4ｙ,因r3>2－4ｙ,表示够减,小数点后第四2位商“1”,作r3－2－4ｙ,得余数r4,共求四位商,至此除法完毕。在计算机中采用的方
4、法在计算机中,小数点是固定的,不能简单地采用手算的办法。为便于机器操作,使“除数右移”和“右移上商”的操作统一起来。（1）恢复余数法（2）加减交替法早期计算机中,为了简化结构,硬件除法器的设计采用串行的1位除法方案。即多次执行“减法—移位”操作来实现,并使用计数器来控制移位次数。由于串行除法器速度太慢,目前已被淘汰。2.4.2并行除法器和阵列乘法器非常相似,阵列式除法器也是一种并行运算部件,采用大规模集成电路制造.与早期的串行除法器相比,阵列除法器不仅所需的控制线路少,而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式,如不恢
5、复余数阵列除法器,补码阵列除法器等。不恢复余数（加减交替法）的阵列除法器算法[例20]ｘ＝0.101001,ｙ＝0.111,求ｘ÷ｙ。[解:][－ｙ]补＝1.001被除数ｘ0.101001减除数ｙ1.001余数为负商01.110001＜0q4＝0除数右移1位加0.0111余数为正商10.001101＞0q3＝1除数右移2位减1.11001余数为负商01.111111＜0q2＝0除数右移3位加0.000111余数为正商10.000110＞0q1＝1故得 商q＝q4.q3q2q1＝0.101余数r＝(0.00r6
6、r5r4r3)＝0.0001102.不恢复余数阵列除法器的逻辑结构该阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。可控加法/减法(CAS)单元有四个输出端和四个输入端。当输入线P＝0时,CAS作加法运算；当P＝1时,CAS作减法运算。逻辑结构图CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⊕CiCi＋1＝(Ai＋Ci)·(Bi⊕P)＋AiCi当P＝0时,该方程式即一位全加器(FA)的公式，当P＝1时,则得求差公式。在减法情况下,输入Ci称为借位输入,而Ci＋1称为借位输出。每
7、一个基本的CAS单元的延迟时间为3T单位。推广到一般情况,一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2个CAS单元组成,其中两个操作数(被除数与除数)都是正的。例.n＝3这里被除数ｘ是一个6位的小数(双倍长数值)：ｘ＝0.ｘ6ｘ5ｘ4ｘ3ｘ2ｘ1它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数ｙ是一个3位的小数：ｙ＝0.ｙ3ｙ2ｙ1它沿对角线方向进入这个阵列。这是因为,在除法中将所需要的部分余数保持固定,而将除数沿对角线右移。商q是一个3位的小数：q＝0.q3q2q1它在阵列的左边产生。余数r是一个6位的小
8、数：r＝0.00r6r5r4r3它在阵列的最下一行产生。最上面一行所执行的初始操作一定是减法。因此最上面一行的控制线P固定置成“1”。减法是用2的补码运算来实现的,这时右端各CAS单元上的反馈线用作初始的进位输入。每一行
