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时间：2020-03-31
《Cadence导入网表步骤.pdf》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、Allegro如何导入网表一．首先要保证原理图Designrulecheck没有问题。二．从原理图中导出Netlist。原理图中Tools->CreateNetlist或者直接点击快捷键；出来如下图所示选择框，选择网表放置的文件夹，点击确定。导出完成后会生成Netlist文件（共三个文件）。注意：导出网表时有时候会提示有error，如果有error则无法生成网表，需要按提示将error解决，然后重新导出。三．从PCB中导入Netlist。1．打开allegro新建一个.brd文件。2．绘制PCB边框。选择
2、菜单项Add->Line。Options窗口设置如下图所示，Linewidth(线宽)选择0.15mm。然后在工作区域内画出一个PCB边框的区域。3．设置library路径。选择Setup->UserPreferences，弹出UserPreferencesEditor对话框，点击Paths前面的‘+’号展开来，再点击Library，需要设置其中三个参数，将封装库添加到目录下，如下图所示。4．导入网络表。选择菜单File->Import->Logic，如下图所示。Importdirctionary选择网表
3、放置的文件夹。点击ImportCandence，开始导入。5．放置元器件。点击Place->Quickplace菜单，弹出Quickplace对话框，如下图所示。点击Place按钮后，元件自动的摆放出来，单击OK按钮就可以关闭对话框。完成后如下图所示。至此，网表导入结束。
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