11.cyclone iv 收发器体系结构

《11.cyclone iv 收发器体系结构》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、1.CycloneIV收发器体系结构November2011CYIV-52001-3.3CYIV-52001-3.3在低成本的FPGA中，Cyclone®IVGX器件内嵌多达八个全双工收发器，运行在600Mbps到3.125Gbps的串行数据速率上。表1-1列出了CycloneIVGX收发器通道所支持的串行协议信息。表1-1.CycloneIVGX收发器通道所支持的串行协议—初步F324以及更小F484以及更大协议数据速率(Gbps)的器件封装的器件封装PCIExpress®(PCIe®)(1)2.5vv千兆以太网(GbE)1

2、.25vv0.6144、1.2288、2.4576和通用公共无线接口(CPRI)v(2)v3.072OBSAI0.768、1.536和3.072v(2)vXAUI3.125—vHD-SDI支持1.485和1.4835串行数字接口(SDI)—v3G-SDI支持2.97和2.967SerialRapidIO®(SRIO)1.25、2.5和3.125—v串行高级技术附件(SATA)(3)1.5和3.0—vV-by-one(3)3.0—v显示端口(3)1.62和2.7—v表1-1注释：(1)提供了兼容PIPE(PCIExpress物理

3、接口)的接口，支持Gen1×1、×2和×4初始通道宽度配置。当实现×1或×2接口时，收发器模块中的其它通道可用于实现其它协议。(2)仅支持高达2.5Gbps的数据速率。(3)协议规范的兼容性还是一个待定属性。您可以通过ALTGXMegaWizard™Plug-InManager来实现这些协议。此外，ALTGXMegaWizard™Plug-InManager也提供了高度灵活的Basic功能代码，以实现支持下面串行数据速率的专用串行协议：■600Mbps到2.5Gbps，适用于F324以及更小封装中的器件■600Mbps到3.1

4、25Gbps，适用于F484以及更大封装中的器件欲了解关于使用ALTGX宏功能对收发器进行例化时的可用端口的详细说明信息，请参考第1-85页中的“收发器顶层端口列表”。f欲了解关于运行在≥2.97Gbps数据速率下的CycloneIV收发器的详细信息，请参考CycloneIVDeviceFamilyPinConnectionGuidelines。©2011AlteraCorporation.Allrightsreserved.ALTERA,ARRIA,CYCLONE,HARDCOPY,MAX,MEGACORE,NIOS,QUA

5、RTUSandSTRATIXwordsandlogosaretrademarksofAlteraCorporationandregisteredintheU.S.PatentandTrademarkOfficeandinothercountries.Allotherwordsandlogosidentifiedastrademarksorservicemarksarethepropertyoftheirrespectiveholdersasdescribedatwww.altera.com/common/legal.html.

6、AlterawarrantsperformanceofitsISOsemiconductorproductstocurrentspecificationsinaccordancewithAltera'sstandardwarranty,butreservestherighttomakechangestoanyproductsand9001:2008servicesatanytimewithoutnotice.Alteraassumesnoresponsibilityorliabilityarisingoutoftheappli

7、cationoruseofanyinformation,product,orserviceRegistereddescribedhereinexceptasexpresslyagreedtoinwritingbyAltera.Alteracustomersareadvisedtoobtainthelatestversionofdevicespecificationsbeforerelyingonanypublishedinformationandbeforeplacingordersforproductsorservices.

8、CycloneIV器件手册，卷22011年11月Subscribe1–2第1章:CycloneIV收发器体系结构收发器体系结构1CycloneIVGX器件包含一个PCIeMegaCore®功能的硬核知识产权(IP)实现，支持在主节点或从节点模式下配置的Gen1×1、×2和×4