DC基本知识问答.doc

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1、1.1什么是DC?DC(DesignCompiler)是Synopsys公司的logicalsynthesis工具，它根据designdescription和designconstraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducingdesigntime的同时提高了设计的性能。1.2DC能接受多少种输入格式?支持.db、.v、.vhd、.edif、.vgh、.lib等，.db一般是厂商的单元库；.v是veilog的后

2、缀；.vhd是VHDL的后缀；.edif和.vhd是两种形式的netlist。1.3DC提供多少种输出格式?提供.db、.v、.vhd、edif、.vgh等，并可以输出sdc、sdf等相关格式文件。1.4DC的主要功能或者主要作用是什么?DC是把HDL描述的电路综合为跟工艺相关的门级电路。并且根据用户的设计要求，在timing、area、power上取得最佳的效果。在floorplanning和placement和插入时钟树后返回DC进行时序验证。1.5如何寻找帮助?帮助可以用3种求助方式：1.使用SOLD，到文档中寻求答案2

3、.在命令行中用man+DC命令（我最喜欢这种）3.在命令行中用info+DC命令1.6如何找到SOLD文档?SOLD文档可以在teminal中输入sold&执行。$>sold&或者用命令whichdc_shell找到dc的安装目录。找到online目录。1.7如何配置DC?综合设置提供必要的参数给DC，使工具能够知道进行综合时所需要的必要的信息，如：工艺库，目标库，标志库等等。要在.synopsys_dc.setup上设置好这些参数。而.synopsys_dc.setup要在三个目录下有说明，一个是synopsys的安装目录，

4、一个是用户文件夹，最后一个是工程目录。由后一个设置覆盖前一个文件。具体参数包括：search_path,target_library,link_library,symbol_library1.8target_library是指什么?target_library是在synthesis的map阶段时需要的实际的工艺库。1.9link_library如何指定?链接时需要的库，通常与library相同，设置时，需要加“*”，表示内存中的所有库。1.10search_path的设置?该参数指定库的存储位置1.11DA和DC有什么区别?D

5、A是DesignAnalyzer的简称，它调用DC来进行综合，但是它是图形化的，可以看逻辑电路图，当然需要你的库有symbol库.1.12为什么要使用DA而不用shell接口?这个问题似乎很幼稚，shell接口当然可以用，但我们大部分人已经习惯使用windows这种友好的图形化界面，恰好DA是图形化的，非常适合初学者！不过本人强烈建议使用shell接口的。synopsys的synthesis包括dc_shell（这是synopsys自带的）和dc_shell-tcl_mode（script命令遵循tcl语法格式）。1.13SO

6、LD是什么?SOLD是SynopsysOnLineDocument的简称，基本包括了synopsys公司的所有工具的文档集合.1.14.translation这一步是用什么DC命令来实现的?我们知道，DC综合过程包括3个步骤：translation+logicoptimization+mappingtransition对应命令为read_verilog(read_vhdl等)logicoptimization和mapping对应于compile1.15.逻辑优化和映射（logicoptimization+mapping）又是用

7、什么DC命令来实现的?logicoptimization和mapping均在compile命令完成，但是可以指定使用特殊的优化方法：structural和flatten，建议大家在synthesis时同时生成structural和flatten格式的netlist，然后打开看看到底有什么不同之处。1.16.什么是DCscript?DCscript是一组dc命令的集合，使得综合可以流程化也易于管理。1.17.基于路径的综合的意思是什么?路径（path），是DC中的一个重要概念。它包括4种路径方式：1input到FF的D端。2FF

8、的clk到另一个FF的D端。3FF的clk到输出Q。4input到output。基于路径的综合就是对这四种路径进行加约束，综合电路以满足这些约束条件。1.18DC中的各类参数的单位是如何确定的呢?参数的单位由所使用的库决定，在读入库之后，可以用report_lib去看库的信息