FPGA内部结构原理.ppt

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1、第3章FPGA／CPLD结构与应用EDA技术实用教程FPGA-FieldProgrammableGateArrayCPLD-ComplexProgrammableLogicDevice3.1概述基本PLD器件的原理结构图3.1.1可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC3.1概述3.1.2可编程逻辑器件的分类按集成度(PLD)分类3.1概述3.2简单PLD原理3.2.1电路符号表示常用逻辑门符号与现有国标符号的对照3.2.1电路符号表示图3-4PLD的互补缓

2、冲器图3-5PLD的互补输入图3-6PLD中与阵列表示图3-7PLD中或阵列的表示图3-8阵列线连接表示3.2简单PLD原理3.2.2PROM图3-9PROM基本结构：其逻辑函数是：3.2简单PLD原理3.2.2PROM图3-10PROM的逻辑阵列结构逻辑函数表示：3.2简单PLD原理3.2.2PROM图3-11PROM表达的PLD图阵列图3-12用PROM完成半加器逻辑阵列3.2简单PLD原理3.2.3PLA图3-13PLA逻辑阵列示意图3.2简单PLD原理3.2.3PLA图3-14PLA与PROM的比较3.2简单PLD原理3.2.4PAL图3-15PAL结构：图3-1

3、6PAL的常用表示：3.2简单PLD原理3.2.4PAL图3-17一种PAL16V8的部分结构图3.2简单PLD原理3.2.5GAL图3-18GAL16V8的结构图3.2.5GAL图3-19寄存器输出结构图3-20寄存器模式组合双向输出结构3.2简单PLD原理(1)寄存器模式。3.2.5GAL图3-21组合输出双向结构图3-22复合型组合输出结构3.2简单PLD原理(2)复合模式。3.2.5GAL图3-23反馈输入结构图3-24输出反馈结构图3-25简单模式输出结构(3)简单模式。3.2简单PLD原理3.3CPLD结构与工作原理图3-26MAX7000系列的单个宏单元结构

4、1、逻辑阵列块(LAB)图3-27-MAX7128S的结构3.3CPLD结构与工作原理3.3CPLD结构与工作原理2、宏单元逻辑阵列乘积项选择矩阵可编程寄存器3.3CPLD结构与工作原理3、扩展乘积项图3-28共享扩展乘积项结构（1）共享扩展项图3-29并联扩展项馈送方式（2）并联扩展项3.3CPLD结构与工作原理3.3CPLD结构与工作原理4、可编程连线阵列图3-30PIA信号布线到LAB的方式5、I/O控制块图3-31-EPM7128S器件的I/O控制块3.3CPLD结构与工作原理3.4FPGA结构与工作原理3.4.1查找表图3-33FPGA查找表单元内部结构图3-3

5、2FPGA查找表单元图3-34FLEXFPGA内部结构3.4.2FLEX10K系列器件3.4.2FLEX10K系列器件(1)逻辑单元LE。图3-35LE(LC)结构图(1)逻辑单元LE图3-36进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT3.4.2FLEX10K系列器件(1)逻辑单元LE图3-37两种不同的级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(

6、n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns3.4.2FLEX10K系列器件(2)逻辑阵列LAB(LogicArrayBlock)图3-38FLEX10KLAB的结构图(3)快速通道(FastTrack)3.4.2FLEX10K系列器件FastTrack遍布于整个FLEX10K器件，是一系列水平和垂直走向的连续式布线通道。FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。(4)I/O单元与专用输

7、入端口图3-39IO单元结构图(5)嵌入式阵列块EAB(EmbeddedArrayBlock)3.4.2FLEX10K系列器件图3-40用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟3.5.1内部逻辑测试3.5FPGA/CPLD测试技术3.5.2JTAG边界扫描测试图3-41边界扫描电路结构3.5.2JTAG边界扫描测试表3-1边界扫描IO引脚功能引脚描述功能TDI测试数