并行二进制、BCD码加法器VHDL设计.doc

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1、并行二进制、BCD码加法器一．目的（1）设计一个4位二进制或BCD码加法器。（2）层次化设计方法。二．说明实现一个4位二进制数加法器，用高低电平开关作为输入，用数码管作为输出。三．源程序四位并行加法器的VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADD4ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:INSTD_LOGIC_VECTOR(3DOWNTO0);CI:INSTD_LOGIC;S:OUTST

2、D_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDADD4;ARCHITECTUREBEHAVEOFADD4ISSIGNALSS:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALAA:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALBB:STD_LOGIC_VECTOR(4DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;SS<=AA+BB+CI;CO<=SS(4);S<=SS(3DOWNTO0);ENDBEHAVE;四、仿真结果以Ａ，Ｂ，ＣＩ为输入信号，Ｓ，

3、ＣＯ为输出信号。通过编译后的仿真图如下：调用上面设计的加法器设计了一个１位ＢＣＤ码加法器。ＶＨＤＬ源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYBCDISPORT(AA,BB:INSTD_LOGIC_VECTOR(3DOWNTO0);SS:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CIN:INSTD_LOGIC;COUT:OUTSTD_LOGIC);ENDBCD;ARCHITECTUREBEHAVEOFBCDISCOM

4、PONENTEDA3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:INSTD_LOGIC_VECTOR(3DOWNTO0);S:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CI:INSTD_LOGIC;CO:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALQ2:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCOU:STD_LOGIC;SIGNALCOUT1:STD_LOGIC;BEGINU1:EDA

5、3PORTMAP(A=>AA,B=>BB,S=>Q1,CI=>CIN,CO=>COU);PROCESS(AA,BB,CIN)BEGINIF(COU='1')THENQ2<=Q1+6;ELSIF(Q1>9)THENCOUT1<='1';Q2<=Q1-10;ELSIF(Q1<10)THENQ2<=Q1;COUT1<='0';ENDIF;SS<=Q2;COUT<=COUT1;ENDPROCESS;ENDBEHAVE;通过方针后的波形图如下：