任意进制计数器(全).pdf

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1、任意进制计数器1.已知已有计数器的模为N，要构成的任意进制计数器的模为M，且M

2、。4位二进制加法计数器时序图标准进位信号1.在时序逻辑的最后一个状态(最大状态)为特殊电平(高/低电平)2.特殊电平只持续1个脉冲周期4位二进制加法计数器时序图•改进电路复位信号作用时间短，清零不可靠仿真图改进电路延长清零信号长度到半个脉冲周期改进电路仿真图方案二、同步置零法LD’/0/0/0/C/1/0/0/0/0/0/0仿真图方案三、同步置数法LD’优点：可以利用原来电路的进位输出端/0/0/0/C/1/0/0/0/0/0/02.若M>N如何处理方法：用多片N进制计数器级联成模大于M的计数器N′

3、(1)并行进位法（同步工作）注意此处连接方式此时进位信号必须是标准进位信号！在此时刻发生进位此行说明ET功能优先EP，即同时有信号输入ET起作用高低为进位都为标准进位信号高位进位信号为非标准进位信号即特殊电平持续宽度不为一个脉冲周期(2)串行进位法（异步工作）注意非门的使用对进位信号没有特殊要求！构建M>N计数器原理和过程：1.级联构造计数器容量N′>M2.按照M

4、准进位信号3.用M=M1*M2级联的方法M1=10，M2=6,M=60。注意两种进位方式。四、移位寄存器型计数器1.环形计数器可自启动的状态图可自启动的环形计数器环形计数器状态利用率低2.扭环形计数器五、自锁：计数器一次计数动作后停止工作。如74LS160计数满一次后就停止工作。CLKR′DLD′EPET工作状态X0XXX置0（异步）10XX置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数同步时序逻辑电路的设计方法分析:逻辑图→三组方程→通过计算→状态转换表→状态转换图或时序

5、图设计步骤:1.逻辑抽象:确定I/O变量,用字母表示,并进行逻辑赋值(组合部分)；确定逻辑状态(步骤)的数量和意义,建立原始状态图(时序部分)；2.状态化简:合并等价状态(三同条件),尽量减少状态数量；3.状态分配/编码:确定编码位数,2n-1

6、例.设计一个串行数据检测器。XY要求：连续输入三个或三个以上1时“111”CLK序列检测器输出为1,其他情况下输出为0。三、状态分配取n=2，令Q1Q0的00、01、10为S0S1S2Q1*=XQ1+XQ0Q0*=XQ1′Q0′Y=XQ1四、选用JK触发器，求方程组Q1*=XQ1+XQ0Q0*=XQ1′Q0′Y=XQ1Q1*=XQ1+XQ0(Q1+Q1′)Q0*=XQ1′Q0′=(XQ0)Q1′+(X′)′Q1=(XQ1′)Q0′+1′Q0J1=XQ0,K1=X′J=XQ′,K=1010五、画逻辑图

7、六、检查电路能否自启动将状态“11”代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：X=0时，Q*Q*=00，Y=010X=1时，Q*Q*=10，Y=110经检验此电路可以自启动如选择DFF，求驱动方程更简单！Q1*=XQ1+XQ0Q0*=XQ1′Q0′Y=XQ1D=XQ(+Q)=XQQ(′′)'D=XQQ′′11001010习题[题]时序逻辑电路分析0/1Q2Q100011/0四进制加减计数器1/01/00/0A/Y0/01/11110见注释0/0[题]译9，置数3。为7进制

8、。[题]译10，异步清零。为10进制。[题]试用74161接成12进制计数器。步骤：1.分析74161的逻辑功能，以及特点2.决定采用同步端，还是异步端3.选取状态，连接电路[题]M=0,8进制；M=1,6进制。[题]A=0,10进制A=1,12进制[题](53)16=5*161+3*160=83[题]7*9=63[题]10*3=30[题]使用74160构成365进制计数器进位这样连接也可以[题]时序电路的分析00001001100001110110010101000