版图设计准则课件.ppt

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1、典型的IC设计流程行为描述行为级综合逻辑综合版图综合掩膜将行为级描述（HDL）转换成寄存器传输级（RTL）的结构描述•将逻辑级的行为描述（状态转移图、布尔方程、真值表、转换成逻辑级的结构描述（逻辑门的网表）；•逻辑优化•逻辑仿真，采用硬件仿真（PLD、FPGA）•测试综合（提供自动测试图性生成，可消除设计中的冗余逻辑，诊断设计中的不可测逻辑结构）将门级网表转化成版图（完成布局、布线）A.总体设计流程LVS（LayoutversusSchematic）B.布局、布线流程网表输入布图规划布局全局布线详细布线版图参数提

2、取一致性检查后模拟版图生成掩膜文件将版图寄生参数引入电路图，模拟检查电路的时序及速度等是否仍符合要求POSTSIMULATIONplace&route概述电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作；版图设计师的工作是将所设计的电路转换为图形描述格式，即设计工艺过程需要的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout；层次化、模块化的布局方式可提高布局的效率；引言芯片加工：从版图到裸片制版加工是一种多层平面“印刷”和叠加过程，但中间是否会带来

3、误差？人工版图设计的必要性需要人工设计版图的场合1、数字电路版图单元库的建立2、绝大部分的数模混合电路3、其它自动布线不能满足要求的设计在Layout的过程中要受到几个因素的限制：1、设计规则（数字和模拟电路）2、匹配问题（主要针对模拟电路）3、噪声考虑（主要针对模拟电路）设计规则设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折衷产物。设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。设计规则常表达为λ，λ是最小栅长的0.5倍。影响匹配的一些因素晶体管的匹配问题用大

4、小一致的晶体管把大晶体管分解为几个大小相同的晶体管所有要匹配的晶体管的电流方向要求一致所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件差分对要采用共质心设计加入虚假器件使所有的器件都有相同的边界条件大晶体管的版图估算结寄生电容非常重要，当需要最小化结寄生电容时，可以用两个晶体管共用一个结。共质心设计对于匹配十分关键的差分对，一定要求做到共质心共质心的意思构建两个关于某一个中心点完全对称版图这样的好处在x和y方向的工艺变化被抵消掉了电容可以用两层多晶中间夹着一层二氧化硅来实现主要的误差源

5、是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。电容的匹配电阻的匹配多晶硅电阻：与电压无关；有较高的温度系数。扩散区或离子注入区（结,阱，或基区）：电阻较高；阻值依赖于电阻两端的电压噪声考虑为了最大限度减小来自于数字电路与衬底和模拟电路电源的耦合，需要采取一些特殊的措施首先是数字电路和模拟电路必须用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实际上往往做不到。最少要做到：如果一个压焊点既给模拟电路

6、供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电电源线掩蔽技术掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk所设计的版图：引言加工后得到的实际芯片版图例子：引言引言加工过程中的非理想因素制版光刻的分辨率问题多层版的套准问题表面不平整问题流水中的扩散和刻蚀问题梯度效应引言解决办法厂家提供的设计规则(topologicaldesignrule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循设计者的设计准则(‘rule’forper

7、formance)，用以提高电路的某些性能，如匹配，抗干扰，速度等基本定义(Definition)WidthSpaceSpaceEnclosureExtensionExtensionOverlap1.请记住这些名称的定义2.后面所介绍的layoutrules必须熟记，在画layout时须遵守这些规则。设计规则宽度间距伸展重叠覆盖版图设计准则(‘Rule’forperformance)匹配抗干扰寄生的优化可靠性匹配设计在集成电路中，集成元件的绝对精度较低，如电阻和电容，误差可达±20%~30%由于芯片面积很小，其

8、经历的加工条件几乎相同，故同一芯片上的集成元件可以达到比较高的匹配精度，如1%，甚至0.1%模拟集成电路的精度和性能通常取决于元件匹配精度匹配设计失配：测量所得的元件值之比与设计的元件值之比的偏差归一化的失配定义：设X1,X2为元件的设计值，x1,x2为其实测值，则失配δ为：匹配设计失配δ可视为高斯随机变量若有N个测试样本δ1,δ2,…,δN，则δ的均值为：方差为：匹配设