Xilinx-FPGA编程技巧之常用时序约束详解.docx

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1、XilinxFPGA编程技巧之常用时序约束详解1.基本的约束方法 为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为： .输入路径（InputPath），使用输入约束 .寄存器到寄存器路径（Register-to-RegisterPath），使用周期约束 .输出路径（OutputPath），使用输出约束 .具体的异常路径（Pathspecificexceptions），使用虚假路径、多周期路径约束1.1.输入约束InputConstraint 　　OFFSETIN约

2、束限定了输入数据和输入时钟边沿的关系。 　　在系统同步接口中，同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动，接口的操作频率不能太高。11简化的系统同步输入SDR接口电路图12SDR系统同步输入时序上述时序的约束可写为： 　　NET"SysClk"TNM_NET="SysClk";　　TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;　　OFFSET=IN5nsVALID5nsBEFORE"SysClk"; 　　在源同步接口中，时钟是

3、在源设备中和数据一起产生并传输。13简化的源同步输入DDR接口电路14DDR源同步输入时序上图的时序约束可写为： 　　NET"SysClk"TNM_NET="SysClk";　　TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;　　OFFSET=IN1.25nsVALID2.5nsBEFORE"SysClk"RISING;　　OFFSET=IN1.25nsVALID2.5nsBEFORE"SysClk"FALLING;1.2.寄存器到寄存器约束Regi

4、ster-to-RegisterConstraint 寄存器到寄存器约束往往指的是周期约束，周期约束的覆盖范围包括： .覆盖了时钟域的时序要求 .覆盖了同步数据在内部寄存器之间的传输 .分析一个单独的时钟域内的路径 .分析相关时钟域间的所有路径 .考虑不同时钟域间的所有频率、相位、不确定性差异 　　使用这一类时钟IPCore，只需指定它们的输入时钟约束，器件将自动的根据用户生成IPCore时指定的参数约束相关输出，不需用户手动干预。15输入到DCM的时钟约束上图的时序约束可写为： 　　NET“

5、ClkIn”TNM_NET=“ClkIn”;　　TIMESPEC“TS_ClkIn”=PERIOD“ClkIn”5nsHIGH50%; 　　在某些情况下，工具并不能自动确定同步的时钟域之间的时钟时序关系，这个时候需要手动约束。例如：有两个有相位关系的时钟从不同的引脚进入FPGA器件，这个时候需要手动约束这两个时钟。16通过两个不同的外部引脚进入FPGA的相关时钟上图的时序约束可写为： 　　NET“Clk1X"TNM_NET=“Clk1X";　　NET“Clk2X180"TNM_NET=“Clk

6、2X180";　　TIMESPEC"TS_Clk1X"=PERIOD"Clk1X75ns;　　TIMESPEC"TS_Clk2X180"=PERIOD"Clk2X180“TS_Clk1X/2PHAS2+1.25ns; 　　异步时钟域的发送和接收时钟不依赖于频率或相位关系。因为时钟是不相关的，所以不可能确定出建立时间、保持时间和时钟的最终关系。因为这个原因，Xilinx推荐使用适当的异步设计技术来保证对数据的成功获取。Xilinx约束系统允许设计者在不需考虑源和目的时钟频率、相位的情况下约束数据路

7、径的最大延时。异步时钟域使用的约束方法的流程为： .为源寄存器定义时序组 .为目的寄存器定义时序组 .使用From-to和DATAPATHDELAY关键字定义寄存器组之间的最大延时1.3.输出约束OutputConstraint 　　输出时序约束约束的是从内部同步元件或寄存器到器件管脚的数据。 　　系统同步输出的简化模型如图所示，在系统同步输出接口中，传输和获取数据是基于同一个时钟的。17系统同步输出其时序约束可写为： 　　NET"ClkIn"TNM_NET="ClkIn";　　OFFSET=

8、OUT5nsAFTER"ClkIn"; 　　在源同步输出接口中，时钟是重新产生的并且在某一FPGA时钟的驱动下和数据一起传输至下游器件。18源同步输出简化电路时序图19源同步小例子时序图小例子的时序约束可写为： 　　NET“ClkIn”TNM_NET=“ClkIn”;　　OFFSET=OUTAFTER“ClkIn”REFERENCE_PIN“ClkOut”RISING;　　OFFSET=OUTAFTER“ClkIn”REFERENCE_PIN“ClkOut”FALLING; 　　令SRC_G