FPGA 四位数码管显示.doc

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1、moduleLED_Display(clk,seg,dp,an);inputclk;//输入时钟output[6:0]seg;//7个公共段选信号，从低到高对应七段数码管的ABCDEFGoutputdp;//小数点段选信号DPoutput[3:0]an;//4位数码管的位选信号reg[15:0]count_for_clk=0;//分频计数器,65536分频reg[3:0]an_reg=0;reg[6:0]seg_reg=0;assignseg=seg_reg;//7个段选赋值assigndp=1;//小数点段选赋值assignan=an_reg;//4个位选赋值parame

2、ter//七段数码管显示数字0-9的段选值zero=7'b100_0000,one=7'b111_1001,two=7'b010_0100,three=7'b011_0000,four=7'b001_1001,five=7'b001_0010,six=7'b000_0010,seven=7'b111_1000,eight=7'b000_0000,nine=7'b001_0000;//分频计数器always@(posedgeclk)begincount_for_clk<=count_for_clk+1;end//段选寄存器赋值，4位数码管分时复用always@(posedge

3、clk)begincase(count_for_clk[15:14])0:seg_reg<=one;//数码管1段选1:seg_reg<=two;//数码管2段选2:seg_reg<=three;//数码管3段选3:seg_reg<=four;//数码管4段选endcaseend//位选寄存器赋值，每次只选通一位数码管always@(posedgeclk)begincase(count_for_clk[15:14])0:an_reg<=4'b0111;//选通数码管11:an_reg<=4'b1011;//选通数码管22:an_reg<=4'b1101;//选通数码管33:

4、an_reg<=4'b1110;//选通数码管4endcaseendendmodule