nc后仿-综合后仿真ppt课件.ppt

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1、NC-Verilog综合后仿真后仿概述后仿是在前仿的基础上加入延时信息的功能仿真。同时验证了设计的时序以及功能都正确，并且确保后仿功能和前仿一致。实验任务掌握前仿与后仿的区别学会用NC-verilog对设计进行后仿在SimVision分析环境下对设计中的问题进行调试前仿与后仿的区别前仿和后仿所使用的仿真器是相同的，所需的流程以及激励也是相同的，不同点主要体现在以下几个方面：前仿与后仿的区别仿真所需文件不同作用不同波形不同仿真所需文件不同前仿是对设计.v文件以及测试.v文件进行仿真；后仿所需文件是综合时产生的.v网表文件，.sdf标准延时文件，测试文件以及工艺库.v文件

2、。仿真所需文件netlist.v:DC综合生成的网表文件.sdf:DC综合生成的标准延时文件，这个文件中包含了设计的网表中单元和连线的延时信息。smic25.v工艺库仿真文件，包含综合目标库中元件的仿真模型信息后仿分类根据仿真对象分为两类：综合后仿真：对DC综合后的网表进行仿真，连线延时来自于通过线载模型的估计布局布线后仿真：对布局布线后的网表进行仿真，连线延时来自于版图的提取作用不同前仿又称功能仿真，是指在一个设计中，在设计实现前对所设计的逻辑进行的验证其功能是否正确的过程后仿又称时序仿真，是对综合后或布局布线后并且加入了延时信息的网表文件进行的仿真，目的是验证时序

3、以及功能都正确波形不同前仿的波形输出结果相对时钟沿没有延迟。所有信号在时钟边沿上同时到来，没有竞争冒险情况。后仿因为加入了时序信息，波形输出结果相对时钟沿有一定的延迟。各个信号延时不同，在不同的时刻发生翻转。实验步骤延时反标编译设计网表以及顶层测试文件建立设计仿真调试延时反标后仿最重要的就是延时反标，只有将延时信息导入设计，仿真才能验证设计的时序施加命令对象：在仿真的顶层测试文件里声明反标时序信息，在本次试验中即spi_test1.v延时反标反标命令：$sdf_annotate(“spi_interface.sdf",ex1);其中，spi_interface.sdf

4、为延时文件名，如果延时文件没有在目前工作目录下，还需加入具体路径名；ex1为测试模块例化设计模块时的实例名。在本次试验中，设计模块被例化三次，分别为ex1，ex2，ex3。延时反标在spi_test1中添加并保存一下语句：initialbegin$sdf_annotate("spi_interface.sdf",ex1);$sdf_annotate("spi_interface.sdf",ex2);$sdf_annotate("spi_interface.sdf",ex3);end点击进入nc_postsim文件夹双击spi_test1，打开并加入反标命令,退出时记得

5、保存：File->save准备工作介绍在仿真已有的设计以前，必须编译和描述它。编译过程将把源文件中的用HDL编写的单元编译成内在的描述。描述设计将在设计的实例化，结构化信息的基础上建立设计的层次结构，建立信号的连接，计算所有对象的初始值。编译，描述和仿真自己的设计要用到以下的工具：Ncvlog：编译Verilog源文件。ncelab描述设计并且生成仿真的snapshot。ncsim对snapshot进行仿真仿真。启动NClaunch在拷贝了源文件的文件夹下面启动nclaunch-new&多步模式（MultipleStep）使用ncvlog和ncelab命令来编译和描述

6、你的设计；单步模式（SingleStep）使用ncverilog命令。选择多步模式。选择多步模式Multiplestep选择creatcds.libfile，弹出第二个对话框，save，在新对话框中点击ok，之后在最初的对话框中点击Ok。nclaunch的主窗口：左边的窗口中显示了当前目录下的所有文件，在编译和描述后会在右边显示设计的库。在在仿真你的设计以前，必须用编译器编译源文件，并且用描述器（elaborator）把设计描述成snapshot的形式。NCLaunch的主窗口让你可以连接你编译和描述设计所需要的工具VHDL编译器（compiler）Verilog编译

7、器（compiler）NC浏览（NCBrowse）描述器（Elaboretor）仿真/仿真器（Simulator）波形察看窗口（WaveformWindow）选中3个.v文件,分别是库模型smic25.v，网表文件以及顶层测试文件，点击进行编译，之后会在右边窗口中看到帽子图标（工作库）很多文件。现在要描述你的设计：要展开库（worklib）,选择顶层单元（也就是测试中的module）,然后选择描述按钮（elabrate）但是在这之前要设置参数，选中module后选择toolsElaborator进行设置。设置参数时注意将AccessVisibili