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1、第8章Verilog有限状态机设计8.1有限状态机(FSM)有限状态机(FiniteStateMachine,FSM)1、适于设计数字系统的控制模块，适于用FPGA实现；2、认为是组合逻辑和寄存器逻辑的特殊组合，寄存器用于存储状态，组合逻辑用于状态译码和产生输出信号；8.1有限状态机摩尔型（Moore）状态机米里型（Mealy）状态机摩尔型状态机与米里型状态机1、状态机的概念摩尔型moore状态机：输出只与当前状态有关，需等待时钟的到来；米里型mealy状态机：输出与当前状态和输入有关，不依赖时钟信号的同步；2、moore状态机的实现
2、：用case(检查当前状态)语句和else-if（决定下一状态）语句实现。3、有三种表示方法：状态图（StateDiagram）（最常用）状态表（StateTable）流程图mealy型状态图现态次态输入/输出moore型状态图start=0State0out=001clr=1step3=0State2out=100State1out=010start=1step3=1State3out=111step2=1s状态机的应用实现各种计数器；实现各种序列发生器；实现序列检测；其它时序电路。用状态机设计模5计数器modulefsm(clk,
3、clr,z,qout);inputclk,clr;outputregz;outputreg[2:0]qout;always@(posedgeclkorposedgeclr)//此过程定义状态转换beginif(clr)qout<=0;//异步复位elsecase(qout)3'b000:qout<=3'b001;3'b001:qout<=3'b010;3'b010:qout<=3'b011;3'b011:qout<=3'b100;3'b100:qout<=3'b000;default:qout<=3'b000;/*default语句*
4、/endcaseendalways@(qout)/*此过程产生输出逻辑*/begincase(qout)3'b100:z=1'b1;default:z=1'b0;endcaseendendmodule用状态机设计计数器【例8.1】两个always过程【例8.2】单过程modulefsm52(clk,clr,z);inputclk,clr;outputregz;outputreg[4:0]state;Parameters0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;
5、/*状态编码，采用一位热码方式*/always@(posedgeclkorposedgeclr)//此过程定义状态转换beginif(clr)state<=s0;//异步复位elsecase(state)s0:state<=s1;s1:state<=s2;s2:state<=s3;s3:state<=s4;s4:state<=s0;default:state<=s0;/*default语句*/endcaseendalways@(state)/*此过程产生输出逻辑*/begincase(state)s4:z=1'b1;default:z
6、=1'b0;endcaseendendmodule例１：用状态机实现模７计数器S０／０S1／０S2／０S3／０S5／０S６／1模７计数器状态图modulecounter_fsm(clk,clear,co,q);inputclk,clear;outputco;output[3:0]q;regco;reg[3:0]current,next,q;parameterST0=0,ST1=1,ST2=2,ST3=3,ST4=4,ST5=5,ST6=6;always@(negedgeclearorposedgeclk)beginif(!clear)
7、beginq=0;co=0;next=ST1;endelsecase(current)ST0:beginq=current;co=0;next=ST1;endST1:beginq=current;co=0;next=ST2;endST2:beginq=current;co=0;next=ST3;endST3:beginq=current;co=0;next=ST4;endST4:beginq=current;co=0;next=ST5;endST5:beginq=current;co=0;next=ST6;endST6:beginq=
8、current;co=1;next=ST0;enddefault:next=ST0;endcasecurrent=next;endendmodule注意进位的处理。8.2有限状态机的几种描述方式状态机设计主要包含三个对象
