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时间:2020-09-22
《实验五数字频率计的设计.doc》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、实验五数字频率计的设计一、实验目的:1、学会数字频率计的设计方法;2、设计一个计数范围在0~1MHz的数字频率计;3、进一步掌握自顶向下的数字系统设计方法,并体会其优越性;二、实验器材:PC机一台、EDA教学实验系统一台、下载电缆一根(已接好)、导线若干三、实验原理与内容:1、测频原理若某一信号在T秒时间里重复变化了N次,则根据频率的定义可知该信号的频率fs为:fs=N/T通常测量时间T取1秒或它的十进制时间。频率计方框图如下:(1)、时基T产生电路:提供准确的计数时间T。晶振产生一个振荡频率稳定的脉
2、冲,通过分频整形、门控双稳后,产生所需宽度的基准时间T的脉冲,又称闸门时间脉冲。注意:分频器一般采用计数器完成,计数器的模即为分频比。(2)、计数脉冲形成电路:将被测信号变换为可计数的窄脉冲,其输出受闸门脉冲的控制。(3)、计数显示电路:对被测信号进行计数,显示被测信号的频率。计数器一般采用多位10进制计数器;控制逻辑电路控制计数的工作程序:准备——计数——显示——复位——准备下一次测量。2、具体实现:(1)、测频控制逻辑电路(以1秒为例)A)产生一个1秒脉宽的周期信号;B)对计数器的每一位计数使能进
3、行控制;C)完成下一次测量前的计数器复位;一种可能的时序关系:a)10进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。3、元件例化图(方框图):注意:用6个十进制计数器实现1MHz计数。四、实验步骤:1、画出实验原理方框图;2、设计各个元件;3、进行元件例化;五、程序:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytestctlisport(clk:instd_logic;a
4、bc:instd_logic;cq:std_logic_vector(0to15);carry_out:std_logic_vector(0to15);endentitytestctl;architectureartoftestctlissignaldiv2clk:std_logic;signaltsten:std_logic;signalclr_cnt:std_logic;signalcqi:std_logic_vector(0to15);signalcqn:std_logic_vector(0to
5、15);signaln:std_logic_vector(0to15);beginprocess(clk,n)isbeginifclk'eventandclk='1'thenn<=n+1;endif;endprocess;process(clk)isbeginifclk'eventandclk='1'thenifn<2thendiv2clk<=notdiv2clk;endif;endif;endprocess;process(clk,div2clk)isbeginifclk='0'anddiv2clk
6、='0'thenclr_cnt<='1';elseclr_cnt<='0';endif;tsten<=div2clk;endprocess;process(abc,clr_cnt,tsten)isbeginifabc'eventandabc='1'theniftsten='1'thenifcqi<9thencqi<=cqi+1;elsecqi<=0;endif;endif;endif;endprocess;process(abc,cqi,cqn)isbeginifabc'eventandabc='1'
7、thenifcqi=9thencqn<=cqn+1;endif;endif;endprocess;cq<=cqi;carry_out<=cqn;endarchitectureart;六、仿真图:
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