教程硬件描述语言课件.ppt

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1、3.8循环语句3.9结构说明语句3.10编译预处理语句3.11语句的顺序执行与并行执行3.12不同抽象级别的VerilogHDL模型3.13设计技巧3.1引言3.2VerilogHDL基本结构3.3数据类型及常量、变量3.4运算符及表达式3.5语句3.6赋值语句和块语句3.7条件语句第3章硬件描述语言VerilogHDL13.1引言一、什么是VerilogHDL二、VerilogHDL的发展历史三、不同层次的VerilogHDL抽象四、VerilogHDL的特点内容概要23.1引言一、什么是VerilogHDLVerilogHDL是一种用于数字逻辑电

2、路设计的硬件描述语言（HradwareDescriptionLanguage)，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型。VerilogHDL既是一种行为描述语言也是一种结构描述语言。既可以用电路的功能描述，也可以用元器件及其之间的连接来建立VerilogHDL模型。33.1引言二、VerilogHDL的发展历史1983年，由GDA（GateWayDesignAutomation）公司的PhilMoorby首创；1989年，Cadence公司收购了GDA公司；1990

3、年，Cadence公司公开发表VerilogHDL；1995年，IEEE制定并公开发表VerilogHDL1364-1995标准；1999年，模拟和数字电路都适用的Verilog标准公开发表43.1引言三、不同层次的VerilogHDL抽象VerilogHDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级：系统级(systemlevel):用高级语言结构（如case语句）实现的设计模块外部性能的模型；算法级(algorithmiclevel):用高级语言结构实现的设计算法模型（写出逻辑表达式）；RTL级(registertransferlev

4、el):描述数据在寄存器之间流动和如何处理这些数据的模型；门级(gatelevel):描述逻辑门（如与门、非门、或门、与非门、三态门等）以及逻辑门之间连接的模型；开关级(switchlevel):描述器件中三极管和储存节点及其之间连接的模型。返回3.1253.1引言四、VerilogHDL的特点语法结构上的主要特点：形式化地表示电路的行为和结构；借用C语言的结构和语句；可在多个层次上对所设计的系统加以描述，语言对设计规模不加任何限制；具有混合建模能力：一个设计中的各子模块可用不同级别的抽象模型来描述；基本逻辑门、开关级结构模型均内置于语言中，可直接调

5、用；易创建用户定义原语（UDP，UserDesignedPrimitive）。易学易用，功能强与C语言非常相似！63.2VerilogHDL基本结构一、简单的VerilogHDL例子二、VerilogHDL模块的结构三、逻辑功能定义四、关键字五、标识符六、编写VerilogHDL源代码的标准内容概要73.2VerilogHDL基本结构一、简单的VerilogHDL例子[例3.2.1]8位全加器moduleadder8(cout,sum,a,b,cin);outputcout;//输出端口声明output[7:0]sum;input[7:0]a,b;/

6、/输入端口声明inputcin;assign{cout,sum}=a+b+cin;endmoduleassign语句：无论右边表达式操作数何时发生变化，右边表达式都会重新计算，并且在指定的延迟后给左边表达式赋值。I/O说明端口定义功能描述模块名(文件名)整个VerilogHDL程序嵌套在module和endmodule声明语句中。每条语句相对module和endmodule最好缩进2格或4格！//……表示注释部分，一般只占据一行。对编译不起作用！单行注释符83.2VerilogHDL基本结构[例3.2.2]8位计数器modulecounter8(ou

7、t,cout,data,load,cin,clk);output[7:0]out;outputcout;input[7:0]data;inputload,cin,clk;reg[7:0]out;always@(posedgeclk)beginif(load)out<=data;//同步预置数据elseout<=out+1+cin;//加1计数endassigncout=&out&cin;//若out为8‘hFF，cin为1，则cout为1endmoduleI/O说明端口定义功能描述信号类型声明缩减运算符位运算符93.2VerilogHDL基本结构[例

8、3.2.3]2位比较器modulecompare2(equal,a,b);outputequal;input