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时间：2020-09-26
《第6章VHDL设计应用实例ppt课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、例12数字钟设计及显示设计要求：1、具有时、分、秒，计数及数码管显示功能，以24小时循环计时。2、具有清零，调节小时、分钟功能。1实验系统箱中8位数码管的连接关系：7seg[6..0]选择信号sel[2..0]2顶层设计文件：3秒计数设计文件：4秒计数设计文件（续）：5秒计数设计文件（续）：6分计数设计文件：7分计数设计文件（续）：8分计数设计文件（续）：9小时计数设计文件：10小时计数设计文件（续）：11小时计数设计文件（续）：12扫描6选1多路器设计文件：13扫描6选1多路器设计文件（续）：14扫描6选1多路器设计文件（续）：15七段显示译码设计文件：16七段
2、显示译码设计文件（续）：17仿真结果（清零）：18仿真结果（全程）：19仿真结果（1小时处）：20仿真结果（零点处）：21具有小时、分钟调节功能的顶层设计图：22分钟调节仿真结果：23小时调节仿真结果：24例13信号发生器设计输出：递增斜波、递减斜波、三角波、递增阶梯波方式：PLD（FPGA）+D/A用PLD器件产生四种循环变化的数据量（8位）：1.0~255循环加法计数；2.255~0循环减法计数；3.0~255~0循环加减法计数；4.20H，40H，60，80H，A0H，C0H，E0H八进制计数。25262728仿真波形如下：第一种：递增斜波29第二种：递减斜
3、波30第三种波形：三角波31第四种波形：递增梯形波32例14正弦波形及任意波形发生器将一个周期的正弦波（或任意波形）分为64个点，对应波形的最大值为255，最小值为0（8位数宽）。输出频率为：f°/6433343536
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