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1、硬件描述语言语言设计实例1、8-3编码器moduleencode_verilog(a,b);input[7:0]a;//编码器输入wire[7:0]a;output[2:0]b;//编码器输出reg[2:0]b;always@(a)begincase(a)//编码器某一输入端口为高电平输出相应的3位二进制数8'b0000_0001:b<=3'b000;//08'b0000_0010:b<=3'b001;//18'b0000_0100:b<=3'b010;//28'b0000_1000:b<=3'b01
2、1;//38'b0001_0000:b<=3'b100;//48'b0010_0000:b<=3'b101;//58'b0100_0000:b<=3'b110;//68'b1000_0000:b<=3'b111;//7default:b<=3'b000;//其他情况编码器输出3’b000endcaseendendmodule2、8-3优先编码器modulep_encode_verilog(A,I,GS,EO,EI);//编码器以低为有效input[7:0]I;//编码器输入wire[7:0]I;inp
3、utEI;//输入使能，EI=0时，编码器正常工作wireEI;output[2:0]A;//编码器输出reg[2:0]A;outputGS;//优先编码器工作状态标志，编码器的八个输入端有信号输入时，GS=0regGS;outputEO;//输出使能，regEO;always@(IorEI)if(EI)//使用if、elseif表明条件的优先级顺序beginA<=3'b111;GS<=1;EO<=1;endelseif(I[7]==0)beginA<=3'b000;GS<=0;EO<=1;endel
4、seif(I[6]==0)beginA<=3'b001;GS<=0;EO<=1;endelseif(I[5]==0)beginA<=3'b010;GS<=0;EO<=1;endelseif(I[4]==0)beginA<=3'b011;GS<=0;EO<=1;endelseif(I[3]==0)beginA<=3'b100;GS<=0;EO<=1;endelseif(I[2]==0)beginA<=3'b101;GS<=0;EO<=1;endelseif(I[1]==0)beginA<=3'b110;
5、GS<=0;EO<=1;endelseif(I[0]==0)beginA<=3'b111;GS<=0;EO<=1;endelseif(I==8'b)beginA<=3'b111;GS<=1;EO<=0;endendmodule3、3-8译码器moduledecoder_verilog(G1,Y,G2,A,G3);inputG1;//使能输入，高有效wireG1;inputG2;//使能输入，低有效wireG2;input[2:0]A;//3位译码器输入，为高有效wire[2:0]A;inputG3;/
6、/使能输入wireG3;//使能输入，低有效output[7:0]Y;//8位译码器输出，为低有效reg[7:0]Y;regs;always@(A,G1,G2,G3)begins<=G2
7、G3;if(G1==0)//G1为低有效Y<=8'b1111_1111;elseif(s)Y<=8'b1111_1111;elsecase(A)3'b000:Y<=8'b1111_1110;3'b001:Y<=8'b1111_1101;3'b010:Y<=8'b1111_1011;3'b011:Y<=8'b1111_
8、0111;3'b100:Y<=8'b1110_1111;3'b101:Y<=8'b1101_1111;3'b110:Y<=8'b1011_1111;3'b111:Y<=8'b0111_1111;endcaseendendmodule4、数据选择器modulemux8_1_verilog(Y,A,D0,D1,D2,D3,D4,D5,D6,D7,G);input[2:0]A;//地址输入端wire[2:0]A;inputD0;//数据输入端inputD1;//数据输入端inputD2;//数据输入端inp
9、utD3;//数据输入端inputD4;//数据输入端inputD5;//数据输入端inputD6;//数据输入端inputD7;//数据输入端inputG;//使能端，当G=1时Y=0，当G=0时数据选择器正常工作wireG;outputY;//数据输出端regY;always@(GorAorD0orD1orD2orD3orD4orD5orD6orD7)beginif(G==1)//使能端的优先级高Y<=0;elsecase(A)//根据输入的地址A确
