基于fpga的nios系统设计

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1、基于FPGA的NIOS系统设计一、基本说明1、软件平台：QuartusII13.0(64-bit)NiosII13.0SoftwareBuildToolsforEclipse2、硬件平台：AlteraCycloneIIEP2C8Q208C8N二、设计目标完成FPGA平台上的“HelloWord”实现，实现方式：基于Qsys的NiosII系统设计。三、具体步骤1、打开QuartusII13.0(64-bit)，新建一个工程，File->NewProjectWizard…，忽略Introduction，之间单击Next>进入下一步。分别设置工程工作目录

2、、工程名称。这里需要注意的是工程工作目录中请使用英文，不要含有空格等，否则在后面使用NiosIIIDE的时候会出现问题。设置好后如图1。图1设置工程工作目录、工程名称2、添加已经存在的文件，这里我们没有需要添加的文件，直接单击Next>进入下一步。进行器件设置。我们使用的CycloneII家族的EP2C8Q208C8芯片，选择好后直接进入下一步。进行EDA工具设置，由于我们工程中不进行仿真等，故不进行设置，如果需要进行ModelSim仿真，则在Simulation行中，选择ToolName为ModelSim-Altera（这里根据所安装的Model

3、Sim版本进行选择），Format(s)选择为VerilogHDL（这里也是根据所掌握的硬件描述语言进行选择）。点击Next>，进入了Summary（摘要）页面，然后单击Finish完成即可。3、新建BlockDiagram/SchematicFile（方块图/原理图文件）。单击File->New..，选择DesignFiles中的BlockDiagram/SchematicFile，单击OK即可。完成后结果如图2所示。图2新建BlockDiagram/SchematicFile4、启动Qsys工具，进行硬件部分设计。单击Tools->Qsys，进

4、入Qsys设置界面，如图3所示。系统已经默认添加了时钟模块，名称为clk_0，这里我们选中clk_0，右击，选择Rename，将其名称更改为clk。以下再添加任何模块，我们都进行类似的名称更改，更改名称的方法类似，就不在重复叙述了。5、添加软核处理器的各部分模块。我们总共需要添加NiosIIProcessor、On_ChipMemory(RAMorROM)、JTAGUART、SystemIDPeripheral这4个模块。首先熟悉一下Qsys的界面。左面ComponentLibrary，是系统提供的元件库，里面有一些构成处理器的常用模块。右面是已经

5、添加到系统的模块，也就是说，NiosII软核处理器是可以定制的，根据具体需要来。我们在ComponentLibrary中搜索NiosIIProcessor，双击即可进行配置。首先需要选择的是NiosII核心的类型。NiosII软核的核心共分成三种，为e型、s型以及f型。图3Qsys设置界面e型核占用的资源最少，功能也最简单，速度最慢。s型核占用资源其次，功能和速度较前者都有所提升，f型核的功能最多，速度最快，相应的占用资源也最多，选择的时候根据需求和芯片资源来决定，这里我们选择s核。然后单击Finish，结束当前配置。下面添加片内存储器，在元件库中

6、搜索OnChipMemory。双击进行设置。我们主要设置Size中的Datawidth和Totalmemoysize。Datawidth设置的是数据位宽，这里我们设置成16位。Totalmemoysize设置的是片内资源的大小，需要根据芯片资源进行合理设置，这里我们设置为10240bytes。单击Finish，结束当前配置。下面添加Jtag下载调试接口。在元件库中搜索jtaguart。双击进行设置。由于我们的系统没有特殊要求，因此这里我们选择默认配置即可。单击Finish结束当前配置。下面添加系统ID模块。系统ID是系统与其他系统区别的唯一标识。在

7、元件库中搜索systemidperipheral，双击进行设置。这里我们随便进行设置，如设置为1234。单击Finish，结束当前配置。下面需要进行的连线，即将右面Connections栏目中的相关线通过设置节点进行连接。首先所有模块的clk和复位reset需要连接起来。然后片内存储器On-ChipMemory的s1和处理器nios2_qsys的data_master和instruction_master相连。JTAG调试模块jtag_uart的avalon_jtag_slave和处理器nios2_qsys的data_master相连。系统ID模块

8、sysid_qsys的control_slave和处理器nios2_qsys的data_master相连。最后，处理器ni