基于FPGA的数字时钟 .doc

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1、青岛农业大学毕业论文（设计）题目：基于FPGA的数字时钟设计姓名：赵晓杰学院：机电工程学院专业：农业电气化与自动化班级：2008.01学号：指导教师：赵艳华2012年6月18日毕业论文（设计）诚信声明本人声明：所呈交的毕业论文（设计）是在导师指导下进行的研究工作及取得的研究成果，论文中引用他人的文献、数据、图表、资料均已作明确标注，论文中的结论和成果为本人独立完成，真实可靠，不包含他人成果及已获得青岛农业大学或其他教育机构的学位或证书使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。论文（设计）作者签名：日期：年月日毕业论文（

2、设计）版权使用授权书本毕业论文（设计）作者同意学校保留并向国家有关部门或机构送交论文（设计）的复印件和电子版，允许论文（设计）被查阅和借阅。本人授权青岛农业大学可以将本毕业论文（设计）全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本毕业论文（设计）。本人离校后发表或使用该毕业论文（设计）或与该论文（设计）直接相关的学术论文或成果时，单位署名为青岛农业大学。论文（设计）作者签名：日期：年月日指导教师签名：日期：年月日目录摘要IAbstractII1绪论11.1研究问题背景和现状11.2研究目的及意义11.3设计内容及目标21.3.1研究

3、内容21.3.2研究目标22系统设计方案32.1控制方案的选择32.2时钟电路的选择32.3校时控制电路的选择32.4显示电路的选择43系统电路总体设计53.1系统设计总体框图53.2电源供电电路设计53.2.1外围电路电源设计53.2.2芯片电源电路设计63.2.3电源滤波电路63.3FPGA芯片及其引脚73.4JTAG下载配置电路设计83.5时钟信号电路设计93.6复位电路93.7键盘电路设计103.8人机显示电路103.9整点报时电路设计114FPGA内部程序设计124.1分频器的程序设计124.2秒计数器程序设计134.3分计数器程序设计154.4小时计数器程序

4、设计164.5日计数器程序设计164.6月计数器程序设计174.7年计数器程序设计184.8键盘控制程序设计194.9LCD1602程序设计204.10顶层文件设置及编译下载215总结225.1结论225.2设计中遇到的问题22参考文献23致谢24附录：25附录1最小系统及配置电路图25附录2系统外围电路图26附录3系统设计程序27附录4顶层原理图及引脚设置43基于FPGA的数字时钟设计摘要利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。FPGA不仅可以实现简单的74系列

5、的电路逻辑设计，而且可以作为具有高性能的CPU，来控制总系统运行。本设计采用EP1K10TC100-1芯片作为控制CPU，整个系统采用VHDL语言，50MHZ的晶振产生时钟脉冲，用VHDL语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘对计数模块进行调整以达到调时间的目的，系统通过1602液晶显示输出。系统利用QuartusII软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。关键词：数字时钟；FPGA；VHDL语言DesignofDigitalClockBasedonFP

6、GAAbstractUsingFPGAcomponenttodesigndigitalcircuitnotonlymaysimplifytheclockhardwarecircuitandthedesignprocess,moreovermayreducethisdesignsystem'scostandthevolumetoenhancesystem'sreliability.FPGAcannotonlyachievethe74seriescircuitlogic,andcanbeusedashigh-performanceCPUtocontrolthetotalsy

7、stemoperation.This design uses the EP1K10TC100-1 chip to control CPU. The overall system uses the VHDL language. The 50MHZ crystal oscillator produces the clock pulse. The VHDL language obtains a second signal and other clock signal .Design frequency divider passes throug