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1、CadenceSPB使用方法1.在用OrCadCaptureCIS画电路原理图时，不同电路图页面之间的信号互联，单信号线(wire)用分页端口连接器（OffPageConnector）实现互联，总线（Bus）用端口(Port)实现互连（也可以用分页端口连接器（OffPageConnector））。2.特别注意：在FPGA原理图设计中，在为FPGA设计原理图符号时，一般要将FPGA分为多个部分，这时一定要注意在管脚功能划分时，要将Bank2中用于配置的管脚，包括：配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI等一起划分到FPGA的配置（Conf
2、iguration）部分。3.在OrCadCaptureCIS中制作原理图符号时，如果器件有多个（两个以上）管脚名称（pinname）相同，在保存该元件时就会弹出以下警告信息：因为ORCAD的封装（原理图符号）是有规则的，只有管脚为POWER属性才能同名，比如VCC,GND的管脚名等等，很好理解，这些属性在画PCB的时候默认的是同一个网络，是要连接在一起的，如GND连GND，VCC连VCC，有时候有很多的空脚NC最好用NC1,NC2...来描述，避免不必要的错误，有的甚至连POWER属性的管脚名都不做重复的。如果忽略这些这些警告信息，则当使用这些元件符号画电路图，在生成网表（Create
3、Netlist）时就会产生错误：#79Error[ALG0050]DuplicatePinName"SW"foundonPackageLM2852Y,U21PinNumber9:SCHEMATIC1,POWERSUPLLY(1.80,3.20).Pleaserenumberoneofthese.这时选中设计，可以利用accessories菜单的libcorrectionutil->libraryverification/correction来批量修改重复管脚定义（即：批量把重复的管脚名改为不同）。（accessories->libcorrectionutil->libraryverifi
4、cation/correction）但是通过这种方法只能修改元件库Library中的元件，不能更新到原理图页面中。如图所示，选中DuplicatePinNames复选框。当然也可以手动把重复管脚名称改过来，即加数字编号：1，2，3……。或者把重复管脚名称管脚的属性改为POWER,因为CIS里面只允许POWER属性的管脚同名。出现这个问题，另外一个可能的原因是因为制作元件时Partname和Partnumber混了。于其后期出现了问题再修改，就不如在最初设计原理图符号时就把问题解决了，即：要把PinName改成互不相同，如加上0,1,2,3...的编號，例如：NC1，NC2，NC3……，等
5、，还有PinNumber不可为空或者为0。总之，allegro的netlist不能有相同的管脚名,除了power类型的管脚。在做零件的過程，可以先將vcc或vss設成powerpin，這樣了，既使都叫vcc也不會有問題。但是如果是I/O,建議你乖乖的給它名字，要不然它可是不會讓你轉netlists的。#79Error[ALG0050]DuplicatePinName"SW"foundonPackageLM2852Y,U21PinNumber9:SCHEMATIC1,POWERSUPLLY(1.80,3.20).Pleaserenumberoneofthese.这个意思是说,你的原理图VD
6、D有重复的名字,处理方法点上这个U21,点右键.出现EDITPART,把VDD有些重复的改成VDD1,VDD2,还有些GND改成GND1.这样操作了是更新了图上的器件的引脚，怎么给它更新到库里呢？编辑完成后，关闭对话框，会弹出信息问你要不要更新。你可以选择更新当前或所有同样的封装。要想保存到库里去,防止以后现有这样的事发生:1你编辑好以后关悼对话框,你先更新所有的吧；2编辑好之后.到原理图看下图操作。如果你要更新你库文件里的，可以在DESIGNCache里面复制你更新的封装，粘贴到你的库文件复盖你的原封装就行了。每个Part的PinName是不可以重复的，你要修改一下的。只有当他们的Ty
7、pe为Power时才可以重复。如果在前期原理图符号设计中忽略了重复管脚的问题，在出现错误时，在原理图中修改错误的最简捷的处理方法如下例所示：#1Error[ALG0050]DuplicatePinName"PVIN"foundonPackageLM20123MH,U22PinNumber7:SCHEMATIC1,POWERSUPLLY(6.60,4.00).Pleaserenumberoneofthese.错误信息提示，U22Pin
