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《杭电数电实验课内题设计答案.docx》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、数字逻辑电路课内仿真实验第六章QuartusII原理图设计初步一、实验目的：初步了解学习使用Quartus
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3、软件进行电路自动化设计。二、实验仪器：Quartus
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5、软件。三、实验内容：6-1用Quartus
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7、库中的宏功能模块74138和与非门实现指定逻辑函数按照6.3节和6.4节的流程，使用Quartus
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9、完整图6-2电路的设计，包括：创建工程，在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于FPGA中进行硬件测试。最后完成实验报告。1、原理图叽M:::叽1,'PIH2■叽〉二RIO：：：了11V,…％制
10、10:::二112、波形设置riruEUiZ3E£jl££atBi皿tD.Zfcit忸HE：ciE£'56ns.■ILIL.]L
11、1.r~l..L
12、1
13、1LH.L~lLHLTJl-/咨冰咨第设咨麟然乐咨然冬婚静修淞物依论皆然有归笔总密犀制造有烬懒械终做添空杂f除磔耆然蟀f除淞送卷bmi3、仿真波形6-2用两片7485设计一个8位比较器用两片4位二进制数值比较器7485串联扩展为8位比较器，使用Quartus
14、
15、完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。最后完成实验报告。1、原理图2、波形设置3、波形
16、仿真6-3设计8位串行进位加法器首先根据图4-33,用半加器设计一个全加器元件，然后根据图4-34,在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之，引脚锁定编译，编程下载于FPGA中进行硬件测试，最后完成实验报告，讨论这个加法器的工作速度。1、原理图：半加器1位全加器2、波形设置8位串行进位全加器集成后的8位串行进位全加器2、波形设置6-5设计一个十六进制7段显示译码器用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、CB、A。D是最高位，A是最低位；
17、输出有8位：p、g、f、e、d、c、b、a,其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示A,输入DCBA=1010;若小数点不亮，则输出pgfedcba=01110111=77H,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数码管进行硬件测试。1、程序代码-3r=
18、3；E]Jk：3-E-si^J=U%]9!P[HQlXCTTJPB4dMliy?1血*■-I'^xiaaoilEIr'Sc-T'9011iJ.llJ■rncaaL।5^,—的misE)；：zizns<£-THiniion=IDrnaoiiiLEffll4«HBU0ai3.Xl
19、g11ia3QlD3;・S441口口14口;121"^DlQ'lI田日炉E13I1弓H'BDIJJ.iLEITSc-n-30D00111JraiQQ-siis4"31Dai.：LED"!%・ra31.ionil=174aaii3iC!iuangs串ma1MmIB-1"3101：：妹---3Z11I1D0；19VtllflC1t'HUM1wimiLE&J,*c-i-B1111O01JjaVB111L1LDWVtUlXqiJ23.二ezn*-r"saoaaDDD；MdEin25.r«2、电路原理图2、波形设置6-6设计一个5人表决电路用case语句设计一个5人表决电路，参加表决
20、者5人，同意为1,不同意为0,同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚锁定，编程下载硬件测试。最后完成实验报告。1、程序代码1■KOb工O01ULB.CTkK^l>ir23=frJL.BrC,aI>.Er*tea3121、
22、1第1吐而■*行季fiYrahEE-3,21gl■beauH^SiK-lrudtlaB»C>»8muS4K：1¥x«3EB苜E'KMDhLeheflbiX<"£iY<-9
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25、>MWIbefllJ11KlY-txd.1*msW1rI”*giYellrES-'BOLIUI,—RRV:Ma1f«=d.11muow』i2"/!"S'HOIPU,:bvpor«=dktl'K>；3«IP*«ilES-'Beil&LpIwou«d1H#g：lKIkJq”，《rir»FrmAJ'DQUll:b«gx=
