格雷码、二进制码转换

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1、EDA设计实验第二节格雷码、二进制码转换实验内容1）学习VHDL代码修改。2）利用case语句描述4位格雷码/二进制码转换电路，要求将输入输出的数据用数码管显示。。3）利用generate并行语句描述n位格雷码/二进制码转换电路（n=4）。4）利用实验箱验证所设计电路的正确性，要求将输入输出的数据用七段数码管显示。原理4位格雷码转换为二进制表达式为：n位格雷码转换为二进制表达式注意:VHDL对大小写不敏感,‘’和“”中的内容除外。LibraryIEEE;useIEEE.std_logic_1164.all;enti

2、tyand_gateisport(a,b:INstd_logic;y:outstd_logic);endand_gate;architecturerhlofand_gateisbeginy<=aandb;endrhl;程序包库VHDL语言的基本结构以二输入端与门为例,该文件名为:and_gate.vhd实体结构体VHDL硬件描述语言基础库库是VHDL语言编写的源程序及其通过编译的数据的集合，由各种程序包组成，常见的为STD库，IEEE库。库和程序包使用库必须用该语句：libraryieee;程序包提供了各种数据类型

3、、函数定义以及各种类型转换函数及运算等，常见的程序包有以下几种。程序包常用程序包为std_logic_1164程序包，std_logic_signed和std_logic_unsigned程序包，std_logic_arith程序包。实体（Entity）实体主要用来定义设计所需要的输入输出信号.entity实体名ISport(列出输入/输出信号端口);end实体名;entityand_gateISport(a,b:INBIT;y:outBIT);endand_gate;说明：1文件名和实体名要一致.每个语句以；结尾

4、。实体格式如下VHDL硬件描述语言基础1基本标识符由字母、数字和下划线组成2第一个字符必须是字母，最后一个字符不能是下划线3不允许连续2个下划线4关键字不能用于标识符5大小写是等效的实体名为VHDL标识符的一种。标识符是用户给常量、变量、信号、端口、子程序或参数定义的名字VHDL的标识符（Identifiers）标识符命名规则例如：h_adder,mux21,example为合法标识符；2adder,_mux21,ful__adder,adder_,and为错误的标识符。实体Port中定义了信号名、端口模式、端口类

5、型。entityand_gateISport(a,b:INBIT;y:outBIT);endand_gate;VHDL硬件描述语言基础端口类型端口模式信号名实体VHDL语言的基本结构VHDL数据类型VHDL数据类型分为逻辑数据类型和数值数据类型。逻辑数据类型bit(位)信号形式：（‘0’，‘1’）；bit_vector(位数组)信号形式：“00111”等。以上三种数据类型都在std库的standar程序包中定义。std_logic(标准逻辑位)信号形式：‘0’、‘1’、‘X’(不定)、‘Z’(高阻)，‘L’(弱信号

6、0)，‘H’(弱信号1)，‘W’（弱信号不定），‘－’（不可能情况）。std_logic_vector（标准逻辑位矢量）以上两种数据类型都在ieee库的std_logic_1164程序包中定义。使用这两种数据类型必须有两条声明语句：libraryieee；useieee.std_logic_1164.all;结构体（Architecture）architecture结构体名of实体名is--声明begin--结构体部分end结构体名;结构体描述实体的行为功能，其格式如下architecturerhlofand_ga

7、teisbeginy<=aANDb;endrhl;1声明部分包括：结构体所用的内部信号及数据类型；元件例化声明。2结构体部分主要包括：并行语句信号赋值；进程（顺序语句）；元件例化语句。3最后以end结束结构体部分。VHDL语言的基本结构逻辑运算符逻辑运算符And（与），Or（或），Not（非），Nand（与非），Nor（或非），Xor（异或），Xnor（同或）。能进行逻辑运算的数据类型：bit、bit_vector、booleanstd_logic、std_logic_vectorGENERATE语句标号：for循

8、环变量in离散范围generate并行处理语句；endgenerate标号；case－when语句case－when语句根据条件表达式的值执行一组顺序语句，其格式如下case条件表达式iswhen条件表达式的值=>一组顺序语句；………when条件表达式的值=>一组顺序语句；endcase;说明：case－when语句中条件表达式的值必须列举穷尽，而且不能重复