等精度频率计

《等精度频率计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、EDA技术实用教程电子系统设计实践等精度频率计设计在此完成的设计项目可达到的指标为：（1）频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。（2）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs。（3）占空比测试功能：测试精度1％～99％。12.1等精度频率计设计12.1.1主系统组成图12-1频率计主系统电路组成12.1等精度频率计设计12.1.2测频原理图12-2等精度频率计主控结构设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：12-1不难得到测得

2、的频率为：12-2图12-3频率计测控时序12.1.3FPGA/CPLD开发的VHDL设计占空比=12-3【例12-1】LIBRARYIEEE;--等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_L

3、OGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位数据读出ENDGWDVPB;接下页ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器/测频计数器SIGNALENA,PUL:STD_LOGIC;--

4、计数使能/脉宽计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率

5、计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK=

6、'1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器接下页BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(TCLK,CLR)--计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号BEGINIFCLR='1'TH

7、ENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)

8、BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='