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1、自动打铃系统设计说明书学生姓名：学号：专业班级：报告提交日期：201目录一、题目及要求简介……………31.设计题目…………………32.总体要求简介……………3二、设计方案说明……………3三、系统采用器件以及模块说明………31.系统框图…………42.选择的FPGA芯片及配置………43.系统端口和模块说明…………5四、各部分仿真结果………5五、调试及总结………6六、参考文献……7七、附录………7一、题目及要求简介1、设计题目设计一个多功能自动打铃系统2、总体要求简介①基本计时和显示功能（24小时制显示），包
2、括：1.24小时制显示2.动态扫描显示；3.显示格式：88-88-88②能设置当前时间(含时、分)③能实现基本打铃功能，规定：06:00起床铃，打铃5s二、设计方案说明本次设计主要采用VerilogHDL硬件描述性语言、分模块法设计的自动打铃系统。由于这次用的开发板提供的是50M晶振。首先要对时钟进行分频，当计时到2FA_F07F时完成1s分频，通过计时到60s产生分钟进位信号，再通过60分钟产生时钟进位信号。最后通过6个寄存器对时分秒进行锁存最终输出到8个数码管上完成显示。当显示时钟和默认闹钟时钟相等
3、时，驱动打铃模块。通过key_mode,key_turn,key_change查看闹钟，时钟显示，调整时钟。三、系统采用器件以及模块说明1.系统框图如下：系统框图如下：2.选择的FPGA芯片及配置：本次系统设计采用的FPGA芯片是Alter公司生产的CycloneIIEP2C8Q208C8。该芯片是208个管脚，138个IO，并且具有两个内部PLL，而且内嵌乘法器，8K的逻辑门，资源相当丰富。完成这次自动打铃系统的设计总共消耗250个LE单元，22个IO口，131个寄存器。经过综合后，本系统最高能实现1
4、45M的运行速度。通过QuartusII软件观察到内部的RTL图如下3.系统端口和模块说明(1)分频部分分频器的作用是对50Mhz的系统时钟信号进行分频，得到频率为1hz的信号，即为1S的计时信号。(2)按键部分按键key_mode--0为显示计时，1为闹钟显示，2为调整时间。按键key_turn—0为调整小时，1为调整分钟。按键key_change—每按一次加1(3)计时部分通过sec_L,sec_H,min_L,min_H,hour_L,hour_H6个寄存器对时分秒进行锁存然后送入数码管显示(4）
5、闹钟模块当设定的闹钟时间和数码管上显示的时间相等时驱动闹钟，完成打铃，持续时间5s。（5）数码管显示模块显示模块是由8个位选8个段选构成的显示模块，利用人眼的余晖效果完成动态扫描，显示时间。一、各部分仿真结果测试文件如下：moduleclock_tb;regsysclk，rst_b;regkey_mode,key_turn,key_change;wirebuzzer;wire[7:0]led_sel,led_data;clockI_clock(.sysclk(sysclk),.rst_b(rst_b),
6、.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initialbeginsysclk=1'b1;rst_b=1'b0;//复位信号#30rst_b=1'b1;endalways#10sysclk=~sysclk;//输入的系统时钟，20ns的周期endmodule一、调试及总结本次课程设计总共花费了四天左右的时间，设
7、计了自动打铃系统。通过这次的设计更加熟悉了对EDA技术的了解和认识，在中也发现许多不足的地方。使用了自顶而下的设计方法，使得设计更加的简单和明了。在调试过程中，有些代码的设计不规范性，导致时序相当缓慢，甚至编译综合都会报错。在不断的修改下，发现时序电路和组合逻辑最好分开写，这样便于查错，和修改代码。毕竟VerilogHDL语言不同于C语言，不能以软件的思想来设计，而是要利用电路的思想来编程，这样可以更好的节省资源，使得时序也比较的简单明了。在以后的学习及程序设计当中，我们一定要倍加小心，在程序出现不正常
8、运行的情况下要耐心调试，尽量做到精益求精。最后通过这次EDA方面的课程设计，提高了我们对EDA领域及通信电路设计领域的认识，有利于培养我们在通信电路EDA方面的设计能力。有利于锻炼我们独立分析问题和解决问题的能力。一、文献参考[1].王金明、左自强编，《EDA技术与Verilog设计》科学出版社2008.8[2].杜慧敏、李宥谋、赵全良编，《基于Verilog的FPGA设计基础》西安电子科技大学出版社2006.2[3].韩彬编，《从零开始走
