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1、基于FPGA的数字跑表学院：物电学院姓名：学号：班级：08（27）班日期：2011年6月28日20目录一、实例的主要内容3二、实验目标：41初步掌握VerilogHDL语言的设计方法42、完成一个数字跑表的设计。4三、实验原理：4四、程序代码及分析5五、实验步骤95.1新建一个文件夹，95.2创建工程105.3编译、运行程序135.4导入波形145.5显示波形175.6波形运行后结果185.7引脚分配205.8引脚分配完成图21六、设计心得22七、参考文献2220一、实验的主要内容通过对VerilogHDL语言的编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分
2、之一秒的计时器。数字跑表的显示可以通过编写数码管显示程序来实现，实现了计数及进位的设计，通过几个always模块的设计实现一个特定用途的模块------数字跑表。二、实验目标：1初步掌握VerilogHDL语言的设计方法2、完成一个数字跑表的设计。三、实验原理：本字跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器仅为，秒计数器一百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数。数字跑表巧妙地运用进位位作为时钟来20减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器
3、，额分计数器将是一个进制的计数器。这将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计时器来实现。100进制计数器分别是最高位10进制计数器，地位10进制计数器，60进制计数器分别是高6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器来实现。同时由于10进制计数器重复使用了5次，可以使用独立的模块实现十进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。数字跑表提供了清零为CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/1
4、00s，即可实现真实的时间计数。详细的时钟分频设计渎职可以参考相关的资料实现。代码中端口信号的定义:CLK:时钟信号CLR:异步复位信号PAUSE:暂停信号MSH、MSL:百分秒的高位和低位SH、SL:秒信号的高位和低位MH、ML:分钟信号的高位和低位如图是本实例的数字跑表模块图。20四、程序代码及分析modulepaobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML);//端口说明inputCLK,CLR;inputPAUSE;output[3:0]MSH,MSL,SH,SL,MH,ML;//内部信号说明reg[3:0]MSH,MSL,SH,SL,MH,ML;r
5、egcn1,cn2;//cn1为百分秒向秒的进位，cn2为秒向分的进位//百分秒技术模块，每计满100，cn1产生一个进位always@(posedgeCLKorposedgeCLR)beginif(CLR)begin//异步进位{MSH,MSL}<=8'h00;cn1<=0;end20elseif(!PAUSE)begin//PAUSE为0时正常计数，为1时暂停计数if(MSL==9)beginMSL<=0;//低位计数至10时，低位归零if(MSH==9)beginMSH<=0;//低、高位计数至10时，高位归零cn1<=1;//低、高位计数至10时，触发进位位endelse//低位计数
6、至10，高位技术为止10时，高位计数MSH<=MSH+1;endelsebeginMSL<=MSL+1;//低位计数未至10时，低位计数cn1<=0;//低位计数未至10时，触发进位位endendend//秒计数模块，每计满60，cn2产生一个进位always@(posedgeCLKorposedgeCLR)beginif(CLR)begin//异步复位{SH,SL}<=8'h00;20cn2<=0;endelseif(SL==9)beginSL<=0;//低位计数至10时，低位归零if(SH==5)beginSH<=0;//低位计数至10时，高位计数至6位，高位归零cn2<=1;//低位计
7、数至10时，高位计数至6位，触发进位位endelseSH<=SH+1;//低位计数至10时，高位计数未至6时，高位计数endelsebeginSL<=SL+1;//低位计数至10时，低位计数cn2<=0;//低位计数至10时，不触发进位位endend//分钟计数模块，每计满60，系统自动清零always@(posedgecn2orposedgeCLR)begin20if(CLR)begin//异步复位{MH,
