二输入及门的设计

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1、QuartusII实例演示(二输入与门的设计)一、实验目的1.初步把握QuartusII软件;2.熟悉把握FPGA的开发流程;3.初步把握数字实验系统;二、QuartusII软件的具体设计步1.成立文件夹在实验室上机时,要求在D盘成立一个自己姓名拼音的文件夹,每次实验内容都在此文件夹下再成立一个文件夹,在那个二级文件夹里寄存相应项目、程序文件、仿真波形文件等。2.成立新工程(1)双击桌面上Quartus的图标,启动Quartus软件。(2)通过File=>NewProjectWizard菜单命令启动新项目向导。(3)在随后弹出的对话框上点击Next按钮,继续。(4)在W

2、hatistheworkingdirectoryforthisproject栏目中设定新项目所利用的途径;在Whatisthenameofthisproject栏目中输入新项目的名字:vote,点击Next按钮。(5)在这一步,向导要求向新项目中加入已存在的设计文件。因为咱们的设计文件尚未成立,因此点击Next按钮,跳过这一步。(6)为本项目指定目标器件。(7)在这一步,能够为新项目指定综合工具、仿真工具、时刻分析工具。在那个实验中,我利用Quartus的默许设置,直接点击Next按钮,继续。(8)确认相关设置,点击Finish按钮,完成新项目创建。3.设计输入(1)咱

3、们成立一个VHDL文件。通过File=>New菜单命令,在随后弹出的对话框当选择VHDLFile选项,点击0K按钮。通过File=>SaveAs命令,将其保留,并加入到项目中。(2)在VHDL界面输入两输入与门程序,然后通过File=>SaveAs命令保留。笆ard_2.vhdcd110S3Horaryieee;▲useieee.std__logic_116^.all;encityand_2isport(asinstd_logic;b:instd_logic;y:outsLd_logic);endand2;三architectureoneofand2is9beginy<

4、=aandb;endcne;4.综合和编译(1)选择Processing=>StartCompilation,检查程序语法错误,并生成RTL图。(2)执行Tools=>NetlistViewer=>RTLViewe,生成RTL图。强RTLViewer°IIsII22IPageTiUe:and_2IPage1of1HierarchyList白and_2由Primitives!曲Pins由••NetsaCZ>y-02^)~HZ^y5.模拟仿真(1)在File菜单下,点击New命令。在随后弹出的对话框中,切换到OtherFiles页。选中VectorWaveformFile选

5、项,点击OK按钮。(2)进入波形编辑器窗口工具条.(3)指定模拟终止时刻。(4)此刻,咱们已经进入到波形编辑界面。在Edit菜单下,点击InsertNodeorBus…命令,或在结点名字区持续双击鼠标左键两次,显现如下框图,点击框图中的NodeFinder显现结点查找器窗口搜索结点名。(5)在上面一个框图中点击NodeFinder---按钮后,打开NodeFinder对话框。点击List按钮,列出电路所有的端子。点击»按钮,全数加入。点击0K按钮,确认。(6)回到InsertNodeorBus对话框,点击OK按钮,确认。(7)编辑输入鼓励信号波形.选中a信号,在Edit

6、菜单下,选择Value=>Clock…命令。在随后弹出的对话框的Period栏目中设定参数为50ns,点击0K按钮,b信号同理。(8)功能仿真=>GenerateFunctionalSimulationNetlistoB.利用命令Processing=>SinmlatorTool,显现模拟器窗口。C.功能仿真波形如下:(9)时序仿真=>GenerateFunctionalSimulationNetlisoB.利用命令Processing二>SimulatorTool,显现模拟器窗口C.时序仿真波形如下:三、注意事项1、不能将设计文件存入了根目录,并将其设定成工程,找不到

7、工作库时,报错为:Error:Can,topenVHDL“WORK”。1、文件后缀名不是.vhd,在设定工程后编译时,报错为Error:Linel,Filee:half_adder:TDFsyntaxerror,•,o2、设计文件名与实体名不符时,如写成,编译时,报错为:Error:Linel,,•,VHDLDesignFile""mustcontain…。3、设计文件描述的语法错误,如每一个句子后没加分号ErrorVHDLsyntaxerrorat(5)neartext〃:〃;expecting〃二or")o4、编译的成功为项目创建

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