电子设计自动化技术实验报告

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1、电子设计自动化技术实验报告一、设计思路（1）整体设计：由两位数码管显示，初始值为0，实现每隔一秒钟累加计数，定义一个独立键盘按键为异步复位按键。（2）具体设计思路：确定端口数量，一个时钟源和一个独立按键共两个输入端，输出端使能信号为8位，数码管显示为8位。为了每隔一秒进行累加，需要定义一个全局变量进行分频，由于晶振为40MHz，约为2^25，因此将该变量定义为26位的数组，当其第25位为‘1’时，时钟分频信号反转一次，获得约为1秒的分频时钟信号。设计一个异步复位信号，当其有效时，将数据复位。将数码管每一位要显示的数单独用一个变量表示出来，由于是十进制，只显示0~9，因此只需要4位数

2、组即可。十进制中满十进一，因此当分频时钟信号的上升沿到来时，需要先判断个位是否为9，如果小于9，则直接累加1，如果等于9，而十位小于9，则个位清零，十位累加1，若此时十位也为9，则全部清零，相当于重新累加。每一位数码管亮，都需要将其使能端置成有效，然后将这一位的要显示的数值经过译码送到输出端，由于这是一个两位的数码管，因此需要再独立进行分频，进行使能端扫描，交替点亮，但是频率要大于人视觉暂停频率。一、源代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_a

3、rith.all;entitytimerisport(clk,rst:instd_logic;enable:outstd_logic_vector(7downto0);output:outstd_logic_vector(7downto0));endtimer;architectureartoftimerissignaldata0:std_logic_vector(3downto0);signaldata1:std_logic_vector(3downto0);signalcount:std_logic_vector(25downto0);signalclk_div:std_log

4、ic;beginprocess(clk,rst)beginif(rst='0')thendata1<="0000";data0<="0000";clk_div<='0';count<="0000";elsif(clk'eventandclk='1')thencount<=count+1;if(count(24)='1')thenclk_div<=notclk_div;count<="0000";elseclk_div<=clk_div;endif;endif;endprocess;process(clk_div)beginif(clk_div'eventandclk_div='1'

5、)thenif(data0="1001")thendata0<="0000";if(data1="1001")thendata1<="0000";elsedata1<=data1+1;endif;elsedata0<=data0+1;endif;endif;endprocess;process(count,data0,data1)beginif(count(15)='0')thenenable<="";case(data0)iswhen"0000"=>output<="";when"0001"=>output<="";when"0010"=>output<="";when"0011

6、"=>output<="";when"0100"=>output<="";when"0101"=>output<="";when"0110"=>output<="";when"0111"=>output<="";when"1000"=>output<="";when"1001"=>output<="";whenothers=>output<="";endcase;elseenable<="";case(data1)iswhen"0000"=>output<="";when"0001"=>output<="";when"0010"=>output<="";when"0011"=>ou

7、tput<="";when"0100"=>output<="";when"0101"=>output<="";when"0110"=>output<="";when"0111"=>output<="";when"1000"=>output<="";when"1001"=>output<="";whenothers=>output<="";endcase;endif;endprocess;endart;一、仿真为了便于仿真和波形显示，将时钟源信号进行10分频，且时钟源频