可综合的verilog hdl 设计

《可综合的verilog hdl 设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、可综合的VerilogHDL设计n一.什么是综合n综合就是从采用VerilogHDL语言描述的寄存器传输级电路模型构造出门级网表的过程.产生门级网表之后,逻辑优化器读入网表并以用户指定的面积和定时约束为目标优化网表.n二.设计流程中的综合nVerilogHDL允许用户在不同的抽象层次上对电路进行建模,这些层次从门级、寄存器传输级、行为级直至算法级。因此，同一电路就可以有多种不同的描述方式，但不是每一中描述都是可综合的。事实上，VerilogHDL原本被设计成一种仿真语言，而不时一种综合语言。结果导致VerilogHDL中很多结构没有相应的硬件可以对应，例如系统调用$dis

2、play.同样也不存在用于寄存器传输级综合的VerilogHDL标准子集.n正是由于存在这些问题,不同的综合系统所支持的VerilogHDL综合子集是不同的.由于VerilogHDL中不存在单个的对象来表示锁存器或触发器,所以每一种综合系统都会提供不同的机制以实现锁存器或触发器的建模.因此各种综合系统都定义了自己的VerilogHDL可综合子集以及自己的建模方式.n使用VerilogHDL以不同的方式描述了同一电路.某综合系统支持对方式A和方式B的综合,但可能不支持对方式C的综合,这意味着综合模型在不同的综合系统之间通常是不可移植的.n这一局限性使设计者不仅需要理解Ver

3、ilogHDL,而且必须理解特定综合系统的建模方式,才能编写出可综合的模型.可综合的数据类型n1.网线数据类型:nWire,wor,wand,tri,supply0,supply1n2.寄存器数据类型:nReg,integernTime,real:不能综合.n3.常量:n整型.n实型和字符串型不能综合.可综合的运算符n1.逻辑运算符能直接映射成硬件中的基本逻辑门.n2.算术运算符n3.关系运算符:n能综合的有:>,<,<=,>=.n4.相等性算符:n能够综合的有:==和!=.n不能综合:===和!==(有些工具按==和!=综合).n5.移位运算符:n<<和>>,移位腾出的

4、位都补0.多个时钟的可综合情况n1.多个时钟的情况:对变量的赋值不能受多个时钟控制nmodulemultclk(clk1,clk2,addclk,and,rstn,subclr,subn,dsadd,dssub);ninputclk1,addclk,adn,rstn,subclr,subn,clk2;noutputdsadd,dssub;nregdsadd,dssub;nregaddstate,substate;nalways@(posedgeclk1)nbeginnaddstate<=addclk^(adn

5、rstn);nsubstate<=subclr^(subn&r

6、stn);nendnalways@(posedgeclk2)nbeginndsadd<=addstate;ndssun<=substate;nendnendmodulen2.多相位时钟:对变量的赋值不能受两种不同的时钟条件的控制.nmodulemultphase(clk,a,b,c,e);ninputclk,a,b,c;noutpute;nrege,d;nalways@(posedgeclk)ne<=d

7、c;nalways@(negedgeclk)nd<=a&b;nendmodule用有限状态机实现的3位二进制计数器.(带进位)modulefsm_count(clk,rs

8、t,dout,cout);inputclk,rst;output[2:0]dout;outputcout;regcout;reg[2:0]dout;reg[3:0]state;always@(posedgeclk){cout,dout}<=state;parameterzero=4'b1000,one=4'b0001,two=4'b0010,three=4'b0011,four=4'b0100,five=4'b0101,six=4'b0110,seven=4'b0111,init=4'b0000;always@(posedgeclk)beginif(!rst)state<

9、=init;elsebegincase(state)zero:state<=one;init:state<=one;one:state<=two;two:state<=three;three:state<=four;four:state<=five;five:state<=six;six:state<=seven;seven:state<=zero;default:state<=init;endcaseendend状态机设计的一般原则:状态机是逻辑设计中的最重要的设计内容之一，通过状态转移图设计手段可以将复杂的控制时序图形化表