数字逻辑-课程设计题目

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1、“数字逻辑设计及应用”课程设计每位同学从设计参考题目（一）和（二）中分别选择1道设计题目。提交文档包括设计报告和可综合代码。其中设计报告的内容包括：题目、要求、思路方法、仿真结果及分析，文件格式为WORD格式。可综合代码必须是自己的最后完整版本，并清理掉无关文件（将会上机验证代码的可综合性和设计正确性）。设计报告和可综合代码目录压缩为一个Winrar文件提交。递交的文件命名方式为：“学号_姓名_课设1_（具体题目）.rar”和“学号_姓名_课设2_（具体题目）.rar”。文件递交截止时间：2010年6月30日（可能依据考试时

2、间会调整）文件提交方式：email:sslin@uestc.edu.cn注：一旦发现有抄袭现象，所有相关同学的课程设计得分为0。题目（一）1.设计一个8-3优先编码器，输入为I0-I7，I7的优先级最高；输出为XYZ，其中X为高位，Z为低位。另外有1个输入使能信号，1个输出指示编码有效输出信号。所有信号均为高有效。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。2.设计一个BCD码输入-七段显示译码输出电路。输入是一个BCD码位，七段数码管为共阴结构。要求写出Verilog代码，给出仿真波形（能反映出所有工

3、作状态）。3.设计一个码制转换电路，输入为4位二进制码，输出为5421码。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。4.设计一个8选1数据选择器，另外有一个输入使能端。输入输出均为高电平有效。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。5.设计一个4位二进制的加法器，要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。6.设计一个实现2个4位二进制数比较的电路。要求比较的结果输出状态分别为大于、小于、等于，输出为高有效。要求写出Verilog代码，给出仿真波形（能反

4、映出所有工作状态）。7.设计一个奇(偶)校验位产生电路。输入8位中1的个数为奇数时，校验输出为0；否则为1.要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。8.设计一个4位超前进位加法器。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。9．设计一个保险箱用的4位数字代码锁，该锁有规定的地址代码A、B、C、D四个输入端和一个开箱钥匙孔信号E的输入端，开锁的代码由实验者自编。当用钥匙开箱时，如果输入的4个代码正确，保险箱被打开；否则，电路将发出警报（可用发光二极管亮表示）。要求写出Verilo

5、g代码，给出仿真波形（能反映出所有工作状态）。题目（二）1.设计一个可控双向串行输入并行输出移位寄存器。控制信号C为0时，左移；为1时，右移。并行输出为8位。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。2.设计一个4位二进制加/减可逆计数器。控制信号为1时，加计数；0时，减计数。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。3.设计一个7节拍顺序脉冲发生器。在输入使能允许的情况下，7个输出端输出持续为1个时钟周期的节拍信号。要求写出Verilog代码，给出仿真波形（能反映出所有工作状

6、态）。4.用状态机设计一个13进制的加计数器。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。5.设计一个串行序列检测器。当串行输入的序列脉冲信号中有连续3个1时，输出为1，其他情况输出为0。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。6．设计出租车计价器。要求：1）根据出租车上的速度传感器传来的脉冲个数和设置的里程单价来计算对应的总价格，并将总价格通过LED实时显示；2)起步价可以设置；3）里程单价可以设置；4）可以对总价格进行复位，从而为下次计费做好准备。（设计提示：本设计应主要实

7、现两个功能，显示行驶里程与总价。行驶里程的计算可由计数器实现，每一个脉冲假设为1Km。实验系统有标准时钟信号，因此通过分频可以获得脉冲信号。总价格可由可控制条件的累加器实现，然后予以输出。累加器可由一个加法器和一个可复位的寄存器组成，最后设计译码器，将2位的十六进制转化为BCD码。）7．自动洗衣机控制器。设计要求：假设自动洗衣机的定时操作顺序是，洗衣10min，排水2min，脱水3min，然后停止。设计出这个自动洗衣机的控制器。（设计提示：本设计有4个状态，分别为初始状、洗衣系统、排水系统、和脱水状态。当有复位信号时，系统进

8、入循环控制状态，依次执行操作，可从信号灯观察到所处状态。）8．数字密码锁。设计要求：1）设14位数字码分别为高7位数码和低7位数码，用数字逻辑开光预置，输出信号为OUT。OUT为1时，表示锁开启；2）14位数字码分时操作，先预置高7位数码，然后置入低7位数码；3）要求电路工作可靠，保密性强