基于fpga的信号发生器设计

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1、基于FPGA的信号发生器设计报告2013年全国大学生电子设计竞赛基于FPGA的信号发生器设计题目：信号发生器班级：xxxxxxxxxxxx成员：xxx指导老师：xxx2013年7月30日30/30基于FPGA的信号发生器设计报告目录一、设计要求41.基本要求4二、设计方案5三、系统基本原理63.1函数信号发生器的几种实现方式63.1.1程序控制输出方式73.1.2DMA输出方式73.1.3可变时钟计数器寻址方式73.1.4直接数字频率合成方式83.2频率合成器简介93.2.1频率合成技术概述93.2.2频率合成器主要指标102.

2、3DDS原理113.3.1相位累加器113.3.2波形ROM133.3.3DDS频率合成器优缺点13四、单元模块设计144.1系统框图154.2相位累加器与相位寄存器的设计154.3波形ROM的设计164.4频率控制模块的设计194.5D/A转换器204.6滤波模块22五、系统源程序235.1VerilogHDL源程序：235.2STM32源程序：2730/30基于FPGA的信号发生器设计报告摘要直接数字频率合成DDS(DirectDigitalSynthesizer)是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频

3、率合成技术。与第二代基于锁相环频率合成技术相比，DDS具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点，因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域。该技术的常用方法是利用性能优良的DDS专用器件，“搭积木”式设计电路，这种“搭积木”式设计电路方法虽然直观，但DDS专用器件价格较贵，输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。随着高速可编程逻辑器件FPGA的发展，电子工程师可根据实际需求，在单一FPGA上开发出性能优良的具有任意波形的DDS系统，极大限度地简化设计过

4、程并提高效率。本文在讨论DDS的基础上，介绍利用FPGA设计的基于DDS的信号发生器。关键字：FPGA；DDS；函数信号发生器；30/30基于FPGA的信号发生器设计报告一、设计要求1.基本要求（1）信号发生器能产生正弦波、方波和三角波三种周期性波形；（2）将输出信号频率范围为10Hz～10MHz，输出信号频率可分段调节：在10Hz～100kHz范围内步进间隔为10Hz；在100kHz～1MHz范围内步进间隔为100Hz；在1MHz～10MHz范围内步进间隔为1kHz。输出信号频率值可通过键盘进行设置；（3）在50Ω负载条件下，

5、输出正弦波信号的电压峰—峰值Vopp在0～5V范围内可调，调节步进间隔为0.1V，输出信号的电压值可通过键盘进行设置；（4）输出信号波形无明显失真；（5）自制稳压电源。（6）可利用ARM单片机实时显示输出信号的类型、幅度、频率和频率步进值；二、设计方案【方案一】采用分立元件模拟直接合成法。这种方法转换速度快，频率分辨率高，但其转换量程靠手动来实现，不仅体积大难以集成，而且可靠性和准确度很难进一步提高。【方案二】采用MAX038芯片来产生正弦波信号。该集成块的输出波形种类多，频率覆盖范围广。它采用的是RC充放电振荡结构。第一，由于

6、模拟器件元件分散性太大，外接的电阻、电容对参数的影响很大，因而产生的频率稳定度差，只能达到。第二，它的频率控制是通过充放电流的大小来实现。因而要达到步进100HZ，所需的电流变化量非常小，精度要求很高。所以采用MAX038芯片难以实现设计要求。30/30基于FPGA的信号发生器设计报告【方案三】采用锁相环合成方法。采用该方案设计输出信号的频率可达到超高频甚至微波段，且输出信号频谱纯度较高。由于锁相环技术是一个不间断的负反馈控制过程，所以该系统输出的正弦信号频率可以维持在一个稳定状态，频率稳定度高。但由于它是采取闭环控制的，系统的

7、输出频率改变后，重新达到稳定的时间也比较长。所以锁相环频率合成器要想同时得到较高的频率分辨率和转换率非常困难，频率转换一般要几毫秒的时间[1]，同时频率间隔也不可能做得很小。【方案四】采用直接数字合成器（DDS），可用硬件或软件实现。即用累加器按频率要求对相应的相位增量进行累加，再以累加相位值作为地址码，取存放于ROM中的波形数据，经D/A转换，滤波即得到所需波形。以EDA技术为基础，用FPGA实现DDS模型的设计。电路的规模大小和总线宽度可以由设计者根据自己的需要而设定可将波形数据存入FPGA的ROM中。同时外部控制逻辑单元也

8、可在FPGA中实现。方法简单，易于程控，便于集成。用该方法设计产生的信号频率范围广，频率稳定度高，精度高，频率转换速度快。分析以上四种方案，显然第四种方案具有更大的优越性、灵活性。所以采用方案四进行设计。三、系统基本原理3.1函数信号发生器的几种实现方式任意波形