资源描述：
《大连理工大学数电实验报告》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、大连理工大学本科实验报告题目：数字钟课程名称：数字电路课程设计学院（系）：电子信息工程专业：电子班级：电子1301班学生姓名：陈冠谋学号：201383022完成日期：2015年7月18日成绩：2014年7月18日注意：本页要求放在实验报告第一页课程设计得分表考勤课程设计50分考试40分作业合计最后得分一、数字钟课程设计要求：1、设计一个具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。2、整点报时。两种方法任选其一：⑴发出仿中央人民广播电台的整点报时信号，即从59分50秒起，每隔2秒钟
2、发出一次低音“嘟”的信号，连续5次，最后一次要求高音“嘀”的信号，此信号结束即达到整点。“嘟”是500Hz左右的频率输出，“嘀”是1000Hz左右的频率输出⑵通过LED闪烁实现，闪烁频率及花型可自己设计并在这里说明。3、手动校时、校分、校秒。4、定时与闹钟功能，能在设定的时间发出闹铃声。5、设计一个秒表，显示1%秒到60秒、手动停止。6、设计一个倒计时，显示小时、分钟、秒。7、其他创新。第1题25分，其他每题5分二、课程设计考试（40分，每题分）：考试题目：1、实体名□2、计数器□3、异步清零□4、进位输
3、出□5、仿真图□6、数码管输出□7、分频□8、元件例化□9、引脚分配□10、下载□一、设计要求1、设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。2、整点报时，可通过LED闪烁实现，闪烁频率及花型可自己设计。3、能够调整小时和分钟的时间，调整的形式为通过按键进行累加。4、具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并且在设定的时间能够进行提示，提示同样可以由LED闪烁实现。二、设计分析及系统方案设计数字计时
4、器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计时器进行计数，把累积的结果以‘时’、‘分’、‘秒’、的数字显示出来。‘时’显示由二十四进制计数器、译码器、显示器构成，‘分’、‘秒’显示由六十进制计数器、译码器、显示器构成。原理框图如下：显示器显示器显示器显示器显示器显示器译码器译码器译码器译码器译码器译码器十进制计数器六进制计数器十进制计数器六进制计数器十进制计数器三进制计数器时十位时个位分十
5、位分个位秒十位秒个位分频器晶振三、系统以及模块硬件电路设计系统的管脚配置如下表所示：四、系统的VHDL设计1.系统所用的库：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;2.系统顶层实体名及内容entitytimeisport(clk,rst,stop,pls,plm,plh:instd_logic;alarmstart:instd_logic;p,q,r,
6、t,u,v:outstd_logic_vector(6downto0);---时钟数码管输出w,x:outstd_logic_vector(6downto0);---闹钟小时数码管输出y,z:outstd_logic_vector(3downto0);---闹钟分钟输出alarm:outstd_logic;---闹钟开关reptime:outstd_logic);---清零end;architecturedataoftimeissignalclk1s,clk1sp,clk10s,clk1m,clk1mp,
7、clk10m,clk1h,clk1hp,rep:std_logic;signala,b,c,d,e,f:std_logic_vector(3downto0);signalalarmstart1:std_logic;signalalarm1m,alarm10m,alarm1h,alarm10h:std_logic_vector(3downto0);begin3.时钟部分process(stop)begincasestopiswhen'0'=>clk1sp<=clk1s;whenothers=>clk1sp<
8、=pls;endcase;endprocess;process(stop)begincasestopiswhen'0'=>clk1mp<=clk1m;whenothers=>clk1mp<=plm;endcase;endprocess;process(stop)begincasestopiswhen'0'=>clk1hp<=clk1h;whenothers=>clk1hp<=plh;endcase;endprocess;pro
