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1、西南交通大学课程设计报告集成电路课程设计年级:2010级学号:姓名:师兄专业:电子科学与技术（微电子技术方向）指导老师:白天蕊二零一三年七月摘要二十一世纪是信息时代，计算机已经应用到人类生活的各个方面，运算器作为计算机中一个非常重要的基础器件，有着不可替代的重要作用。其中乘法器作为运算器的一个重要组成部分，在实际应用过程中有着不可替代的作用。采用串行的1位乘法方案,即多次执行“加法—移位”操作来实现。这种方法并不需要很多器件。然而串行方法毕竟太慢,自从大规模集成电路问世以来,出现了各种形式的流水式阵列乘法器,它们属于并行乘法器。所以本文主要探究阵列乘法器。
2、阵列乘法器是通过与门、半加器和全加器构成的阵列来实现。比起传统的移位乘法器来说，它的输出延迟低，功耗小具有很好的实用价值。在m位乘n位不带符号整数的阵列乘法中,“加法—移位”操作的被加数矩阵。每一个部分乘积项(位积)aibj叫做一个被加数。这m×n个被加数{aibj
3、0≤i≤m－1和0≤j≤n－1}可以用m×n个“与”门并行地产生。显然,设计高速并行乘法器的基本问题,就在于缩短被加数矩阵中每列所包含的1的加法时间。本文采用cadence全定制流程和ASIC流程深入探究了4位阵列乘法器的相关性质。包括阵列乘法器的原理图以及版图。同时对原理图和版图仿真，进一步
4、确定阵列乘法器的功能、面积、功耗、延时等问题。关键词：阵列乘法器cadenceASIC半加器全加器-16-第一章ASIC设计流程1.1DV生成网表编写4位阵列乘法器的Verilog代码，导入DV软件中，生成网表文件。4位阵列乘法器的Verilog代码如下：modulecc_MulX4(Z,X,Y);output[7:0]Z;input[3:0]X;input[3:0]Y;and(Z[0],X[0],Y[0]);wireW1,W2,W3;and(W1,X[1],Y[0]);and(W2,X[2],Y[0]);and(W3,X[3],Y[0]);wireA0,
5、A1,A2,A3;and(A0,X[0],Y[1]);and(A1,X[1],Y[1]);and(A2,X[2],Y[1]);and(A3,X[3],Y[1]);wireC0,C1,C2,C3,W4,W5,W6;halfadderha1(W1,A0,Z[1],C0);fulladderfa1(W4,C1,W2,A1,C0);fulladderfa2(W5,C2,W3,A2,C1);halfadderha2(C2,A3,W6,C3);wireA4,A5,A6,A7;and(A4,X[0],Y[2]);and(A5,X[1],Y[2]);and(A6,X[2]
6、,Y[2]);and(A7,X[3],Y[2]);-16-wireC4,C5,C6,C7,W7,W8,W9;halfadderha3(W4,A4,Z[2],C4);fulladderfa3(W7,C5,W5,A5,C4);fulladderfa4(W8,C6,W6,A6,C5);fulladderfa5(W9,C7,C3,A7,C6);wireA8,A9,A10,A11;and(A8,X[0],Y[3]);and(A9,X[1],Y[3]);and(A10,X[2],Y[3]);and(A11,X[3],Y[3]);wireC8,C9,C10;halfad
7、derha4(W7,A8,Z[3],C8);fulladderfa6(Z[4],C9,W8,A9,C8);fulladderfa7(Z[5],C10,W9,A10,C9);fulladderfa8(Z[6],Z[7],C7,A11,C10);endmodulemodulehalfadder(a,b,sum,cout);inputa,b;outputsum,cout;and(cout,a,b);xor(sum,a,b);endmodulemodulefulladder(sum,cout,x,y,cin);outputsum,cout;inputx,y,cin
8、;wirea,b,c;xor(a,x,y);xor(sum,a,cin);and(b,x,y);and(c,a,cin);-16-or(cout,c,b);endmoduleDV生成的原理图如下：然后利用语句write-hier-formatverilogoutputMultiplier_nl.V将生成的网表文件保存起来备用。1.2SiliconEnsemble进行自动布局布线将DV中生成的网表文件导入SiliconEnsemble中，按照ASIC流程一步步将网表最终生成.def文件。由于软件的限制，中途出错不能修改只能重做。所以每一步都必须认认真真仔仔细
9、细按照流程做。问题与解决方法：在导入网表文件是报错，不能进行一下步
