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1、您的论文得到两院院士关注PLDCPLDFPGA应用文章编号:1008-0570(2007)04-2-0221-02基于FPGA直接数字频率合成两种控制电路设计TwoKindsofControlCircuitDesignForDirectDigitalFrequencySynthesisBasedonFPGA(北京工商大学)付扬FUYANG摘要:本文介绍了利用FPGA器件实现直接数字频率合成的两种控制电路方案,即采用相位累加器和比例乘法器实现控制。介绍了它们工作原理和设计实现。控制电路设计采用VHDL语言和原理图相结合的形式,在FPGA芯片EPF10K片内实现。由
2、此控制电路组成的直接数字频率合成与单片机相结合,可以方便、灵活和准确地实现信号发生器。关键词:FPGA(现场可编程门阵列);DDS(直接数字频率合成);VHDL;(硬件描述语言)中图分类号:TP332文献标识码:AAbstract:ThispaperintroducestwokindsofplanswithcontrolcircuitwhatachievedirectdigitalfrequencysynthesisbasedonFP-GA,usingphaseaccumulatorandproportionmultiplication.Thepaperintr
3、oducestheirprinciplesandhowthedesignbecomestrue.ThecontrolcircuitscombineVHDLwithprinciplechart.InEPF10KofFPGAthedesignrealizes.DDStechniquecombinewithsin-glechipcanachieveproducingsignalequipmentwhichisconvenient,flexibleandaccurate.技术1概述2采用相位累加控制实现DDS频率合成主要有三种方法:直接模拟合成法、锁相环合成法(1)工作
4、原理创和直接数字合成法(DirectDigitalFrequencySynthesis,一般简称电路如图2所示,相位累加器由N位加法器与N位相位寄DDS)。直接模拟合成法利用倍频、分频、混频及滤波,从单一或存器级联构成,类似于一个简单的加法器。每来一个时钟脉冲新几个参考频率中产生多个所需的频率。该方法频率转换时间fclk,加法器就将频率控制字M与相位寄存器输出的累加相位数短,但是体积大、功耗大,目前已基本不被采用。锁相环合成法据相加,然后把相加后的结果送至相位寄存器输入端。相位寄存通过锁相环完成频率的加、减、乘、除运算。该方法结构简化、便器在下一个时钟的作用下就
5、将加法器在上一个时钟作用后产生于集成,且频谱纯度高,目前使用比较广泛,但存在高分辨率和的新相位数据反馈到加法器的输入端,以使加法器继续将相位快转换速度之间的矛盾,一般只能用于大步进频率合成技术数据与频率控制字M相加。频率控制字M由累加器累加以得到中。DDS是近年来迅速发展起来的一种新的频率合成方法。该相应的这个相位数据将作为取样地址值送入的波形存储器,波方法与前两种方法相比,这种方法简单可靠、控制方便,且具有形存储器根据这个地址输出相应的波形数据。最后经D/A转换很高的频率分辨率和转换速度,可以实现可编程和全数字化,器和低通滤波器将波形数据转换成所需要的模拟波形
6、。控制灵活方便,并具有极高的性价比。目前虽然有很多专用DDS芯片,但控制方式却是固定的,MN在某些场合,专用的DDS芯片在控制方式、置频速率等方面与
系统的要求差距很大,不一定是我们所需要的。而用高性能的FPGA器件设计符合自己需要的DDS电路是一个很好的方法。可编程逻辑器件以其速度高、规模大、可编程,以及有强大EDAfclk软件支持等特性,十分适合实现DDS技术。图2相位累加器DDS的原理框图如图1,控制电路按照一定的地址关系从当相位累加器累加满量时,就会产生一次溢出,完成一个存储器中读取数据,进行数摸转换,就可以
7、得到一定频率的输周期性的动作,这个周期就是合成信号的一个周期,累加器的出波形,再通过滤波器对输出波形进行平滑处理。溢出频率也就是DDS的合成信号频率。基于FPGA的DDS控制电路的实现有采用相位累加和比例乘法器两种方案,下面将分别介绍。根据以上原理,输出信号频率与累加器时钟fclk,累加器位数N,相位增量M的关系为f=(f,M)/2N。其中:采样点为2N/0clkD/AM,若f,一定,f越高,采样点数越少;最小步进为f/2N,达到最clk0clk小步进值时,采样点数最多。设计中根据所要求的最高频率和图1DDS原理框图最少采样点数可确定需要的fc
8、lk;根据最小步进和fc
