硬件描述语言简介ppt课件.ppt

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1、VerilogHDL第九章硬件描述语言简介HDL的含义HardwareDescriptionLanguageVerilogHDL与其他HDL比较VerilogHDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路”VHDL—和VerilogHDL类似ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路”什么是VerilogHDL能够对数字逻辑电路的功能和结构进行描述的一种高级编程语言PLD/FPGA的设计开发语言编写程序描述数字电路的功能与结构描述电路的功能描述电路的结构表达具有并行性Verilo

2、gHDL特点符合C语言语法习惯简单，容易上手，缩短培训时间，如果有数字电子技术和C语言的基础，稍加学习即可编写能实现的电路。但也仅仅是语法上的相似而已并发执行，多条语句可能同时执行，在硬件上，实现不同功能的电路在同一时刻工作具有时序的概念，硬件电路输入到输出存在延迟。语法规则死，纠错仿真功能弱，错误信息不完整，较C语言更难发现错误VerilogHDL语言的描述风格VerilogHDL语言的描述风格，或者说描述方式，又可分为三类行为型描述指对行为与功能进行描述，它只描述行为特征，而没有涉及到用什么样的时序逻辑电路来实现，因此是一

3、种使用高级语言的方法，具有很强的通用性和有效性。数据流型描述指通过assign连续赋值实现组合逻辑功能的描述。结构型描述指描述实体连接的结构方式，它通常通过实例进行描述，将Verilog已定义的基元实例嵌入到语言中。2选1数据选择器及仿真研究moduleMux21(a,b,s,y);//----------------inputa,b;inputs;outputy;assigny=(s==0)?a:b;//--------------endmodule//----------------1.assign语句2.表达式1?表达式

4、2:表达式3数据流描述moduleMux21(a,b,s,y);inputa,b;inputs;outputy;wired,e;//--------------1assignd=a&(~s);assigne=b&s;assigny=d

5、e;//--------------2endmodule&01xz00000101xxx0xxxz0xxx

6、01xz001xx11111xx1xxzx1xx^01xz001xx110xxxXxxxzXxxx~0110xxzx^~01xz010xx101xxxxxxxzxxxx行为级描述MUX的行

7、为可以描述为：只要信号a或b或s发生变化，如果s为0则选择a输出；否则选择b输出。modulemux21(y,a,b,s);inputa,b,s;outputy;regy;always@(soraorb)if(!s)y=a;elsey=b;endmodule在行为级模型中，逻辑功能描述采用高级语言结构，如@,while,wait,if,case。Logicaloperators逻辑运算符&&（与）、

8、

9、（或）、!（非）与逻辑优先级别高于或逻辑，但都低于关系和等式运算符。results——1（真）、0（假）andx（不确定值）。

10、a=b&&c;b=a

11、

12、c;a

13、

14、c!=d(a

15、

16、(c!=d)if(!inword)if(inword==0)结构型描述结构级Verilog适合开发小规模元件，如ASIC和FPGA的单元Verilog内部带有描述基本逻辑功能的基本单元(primitive)，如and门。综合产生的结果网表通常是结构级的。用户可以用结构级描述简单的组合或时序逻辑。下面是MUX的结构级描述，采用Verilog基本单元(门)描述。描述中含有传输延时。modulemux21(out,a,b,sl);inpu

17、ta,b,sl;outputout;notu1(nsl,sl);and#1u2(sela,a,nsl);and#1u3(selb,b,sl);or#2u4(out,sela,selb);endmodule4选1数据选择器实例之一modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)case(sel)2'b00:out=in0;2'b01:o

18、ut=in1;2'b10:out=in2;2'b11:out=in3;default:out=x;endcaseendmodulesel(1)sel(0)out00in001in110in211in3wire[7:0]bus;//8位矢量网表busreg[0:40]addr;